[发明专利]一种适用于VLSI片上时钟系统的偏斜检测和去偏斜调节电路

说明书

技术领域

本发明属于超大规模集成电路（VLSI）的片上时钟技术领域，具体涉及一种偏斜检测和去偏斜调节电路。

背景技术

随着半导体工艺水平的迅速进步，晶体管特征尺寸已经降低到32nm以下，一些非线性、非理想器件效应凸显出来，这意味着芯片上工艺（Process）的偏差、电压（Voltage）的抖动、温度（Temperature）的分布不均以及互连线的RC寄生延时等问题将随之变得越来越严重。超大规模数字系统需要时钟来同步各部件的操作，以确保功能的正确，芯片上的时钟源一般是锁相环（PLL）或压控振荡器（VCO），由它们产生高质量（频率和占空比稳定）的时钟，并通过精心设计的时钟网络送到片上所有寄存器的时钟输入端。 

时钟网络分布设计的首要目标是在同一时刻把时钟信号传送到系统的每一个寄存器。更确切的说法是，让时钟边沿同时到达处于流水线相同级数的寄存器时钟端。如果片上不同位置的寄存器的时钟不同时到达，就产生了时钟偏斜（clock skew）。由于PVT参数的变动和时钟路径的不均衡性，时钟偏斜是难以避免的。处于同一流水线级数寄存器的时钟偏移会造成系统时序的紊乱和逻辑的错误，而处于不同流水线级数寄存器的时钟偏移则会影响系统的工作频率。因而，我们需要的时钟是无偏斜的，对与有偏斜的两个时钟，需要有偏斜检测电路和去偏斜调节电路。

现有的时钟偏斜检测和去偏斜调节电路一般是基于晶体管级的定制设计，缺点是电路复杂，需要从MOS管开始设计电路，不能与现行通用的基于硬件描述语言（HDL）输入的数字集成电路设计流程兼容，从而灵活性不高。本发明实现了基于标准单元库的半定制设计电路，具有逻辑简单、精度可控、易于编程实现、灵活性好等优点，与现行通用的基于硬件描述语言（HDL）输入的数字集成电路设计流程是兼容的。

发明内容

本发明的目的在于提供一种适用于VLSI片上时钟系统的偏斜检测和去偏斜调节电路，并具有逻辑简单、精度可控、易于编程实现、灵活性好等优点。

基于以上发明目的，本发明提出一种偏斜检测和去偏斜调节电路，其整体结构如图1所示，它包含早相位检测模块、偏移量检测模块、转码电路、可配置延时电路和数据选择器。当有两路有偏斜的时钟输入时，早相位检测模块用来检测两路时钟相位的先后性，输出‘1’表示第二时钟输入B比第一时钟输入A早，输出‘0’表示第一时钟输入A比第二时钟输入B早，输出信号送给两个二选一的数据选择器MUX，其中，第一数据选择器MUX_0用来选择相位较晚的时钟， 第二数据选择器MUX_1用来选择相位较早的时钟。第二数据选择器MUX_1的输出与可配置延时电路相连，两路时钟经过偏移量检测模块检测出实际偏移量，再经转码电路转码后控制可配置延时电路，将相位更早的时钟往后推迟偏移量个相位，这样就确保了输出为边沿对齐、偏移去除的两相时钟。   

本发明提出的偏斜检测和去偏斜调节电路的输入为两路有偏斜的时钟，图1中定义为时钟输入A（clock_in_0）和时钟输入B（clock_in_1），输出为两路经去偏斜调节后的、偏斜在一定误差范围内的时钟，图1中定义为时钟输出A（clock_out_0）和时钟输出B（clock_out_1）。