[发明专利]一种改善自对准硅化物阻挡层台阶效应的刻蚀方法

说明书

技术领域

本发明涉及半导体制造技术领域，具体涉及一种改善自对准硅化物阻挡层台阶效应的刻蚀方法。

背景技术

在半导体器件制造过程中，在形成半导体器件层之后，需要在特定区域形成金属硅化物，用于降低接触电阻。在此过程中，通常需要采用自对准硅化物生成阻挡层（Self-aligned silicide block layer,SAB）来保护半导体器件层上不需要形成金属硅化物的区域。业界目前广泛使用的自对准硅化物方案有氧化硅型SAB层和氧化硅/氮化硅组合型SAB层。对于氧化硅SAB层方案而言，理想的SAB层薄膜具有均匀的台阶覆盖，也即是在台阶的各部位厚度均匀，以降低后续制程的工艺难度。

然而，随着半导体技术的发展，半导体器件尺寸逐渐减小，线宽以及线宽之间的间距变得越来越窄，造成氧化硅型SAB层在半导体器件层上出现覆盖不均匀现象，称为台阶效应，这是由于薄膜沉积速率在不同图案密度区域的负载效应造成的，这会导致在半导体器件层上形成的台阶出现覆盖薄膜不均匀，比如栅极的顶部沉积速率较大，而在位于栅极之间底部半导体器件层上沉积速率较小，因而栅极区域形成的台阶的顶部表面沉积的薄膜的厚度比该台阶底部沉积的大，请参阅图1，图1是化学气相沉积的自对准硅化物阻挡层薄膜形成的台阶效应示意图，在半导体衬底1’上设有栅极2’，位于栅极2’两侧壁的隔离墙3’，以及覆盖在栅极2’顶部和侧壁表面的、和半导体衬底1’上的自对准硅化物阻挡层4’。如图1所示，自对准硅化物阻挡层4’在栅极2’顶部和侧壁表面以及半导体衬底1’上形成了台阶，位于台阶顶部的自对准硅化物阻挡层薄膜的厚度大于其底部的厚度，从而造成覆盖不均匀的现象。特别是当关键尺寸减小至65nm以下时，半导体器件层上的栅极距离很小，栅极排布密集，这将造成自对准硅化物阻挡层薄膜沉积时的台阶效应更加显著，比如55nm产品的自对准硅化物阻挡层沉积后形成的台阶，自对准硅化物阻挡层的台阶区域的顶部厚度为338A，自对准硅化物阻挡层的台阶区域的底部的厚度为263A，顶部与底部厚度相差100A。

按照半导体器件的制备工艺，在自对准硅化物阻挡层形成之后，要对其进行刻蚀从而使其达到预设定的厚度，但是，如果直接进行常规的刻蚀工艺，由于台阶效应的存在，在刻蚀后，台阶顶部和底部的厚度仍然相差很大，如果底部的厚度达到预设的厚度，则顶部的厚度还未达到，导致后续制程无法完全去除该自对准硅化物阻挡层，使得该区域无法形成金属硅化物，造成器件失效；如果顶部的厚度达到预设的厚度，则底部的厚度将会小于预设厚度，导致有源区的源极或漏极的损伤，使得器件性能偏移设计指标，这都会严重影响到最终器件的性能。因此，在形成自对准硅化物阻挡层之后的刻蚀工艺中，得到均匀的自对准硅化物阻挡层是非常重要和必要的，这就对自对准硅化物阻挡层的刻蚀工艺提出了更高的要求，怎样能够消除台阶效应，获得较为理想的刻蚀结果是关键问题之一。

发明内容

针对上述存在的问题，本发明的目的在于改进氧化硅型自对准硅化物阻挡层的刻蚀工艺，消除其台阶效应，从而得到均匀覆盖的自对准硅化物阻挡层。

本发明提供一种在半导体器件层上改善自对准硅化物阻挡层台阶效应的刻蚀方法，所述半导体器件层包括半导体衬底、在所述半导体衬底上形成的栅极以及覆盖在栅极2顶部和侧壁表面的、和半导体衬底1上的所述自对准硅化物阻挡层，其中，所述自对准硅化物阻挡层为氧化硅型，所述刻蚀方法包含预处理和主刻蚀两个过程，

所述预处理过程包括：

首先，形成具有各向同性刻蚀能力的等离子体；

然后，利用所述具有各向同性刻蚀能力的等离子体对所述自对准硅化物阻挡层的台阶区域的顶部进行选择性刻蚀；

所述主刻蚀过程包括：

首先，形成具有各向异性刻蚀能力的等离子体；

然后，利用所述具有各向异性刻蚀能力的等离子体对所述自对准硅化物阻挡层的台阶区域的顶部、侧壁和底部进行同步等速率刻蚀。

优选地，所述预处理过程中，所述选择性刻蚀，是对所述台阶区域的顶部的刻蚀速率大于对台阶侧壁和底部的刻蚀速率，直至所述台阶区域的顶部和底部厚度之差为40A-60A。

优选地，所述主刻蚀过程中，同步等速率刻蚀所述台阶区域的顶部、侧壁和底部，直至所述台阶区域的顶部和底部的厚度达到预定值。

优选地，所述预处理过程采用的偏压功率为0-100W，等离子源功率为500-2000W，同时使用刻蚀气体的总流量为500-1000sccm和工艺气压为100-500mTorr，从而获得具有各向同性刻蚀能力的等离子体。