[发明专利]流水线模数转换器

说明书

技术领域

本发明涉及一种半导体集成电路，特别是涉及一种流水线模数转换器（ADC）。

背景技术

流水线ADC是一种既能实现高速又能实现相当分辨率的结构，在电子系统中应用广泛，同时对性能的要求也越来越高。现在的流水线ADC向着高速度、高精度、低功耗、小面积等方向发展，但是由于其本身结构特点，现有流水线ADC每一级至少需要两个电容，且为了减小电容失配和KT/C噪声，电容尺寸必须高于一定值，会消耗可观的功耗和面积。

如图1所示，是现有流水线ADC的结构图；通过采样保持模块（S/H）101进行模拟输入，输入的模拟信号经过多个级模块（stage）如级模块一1021、级模块i102i、级模块n102n以及闪速级模块103等进行模拟数字转换，每一个级模块形成1位或多位数字信号，如K₁bits、K_ibits、K_nbits、K_n+1bits，转换后得到的数字信号输入到移位寄存器104中并通过数字校正电路105后输出，时钟产生电路106用于产生时钟信号从而对级模块的工作模式进行控制。以一个10-bit分辨率，基于1.5位乘法型模数转换器的流水线ADC为例，各级级模块电路中，最后一级级模块包括一2位并行模数转换器，没有冗余位；其它各级级模块为1.5位每级（1.5bit/stage），包括一1.5位乘法型模数转换器，1.5位乘法型模数转换器输出2位数据，2位数据的有效值分别为00,01和10；11为冗余码。

如图2所示，是图1中的级模块的结构图；级模块102i包括子ADCi104和余量增益电路（MDAC）105，输入的模拟信号V_in经过子ADCi104转换为数字信号K_i bits；余量增益电路105包括采样保持模块106，子数模转换器（DAC）i107和运算放大器108，子DACi107将数字信号K_i bits转化为模拟量，采样保持模块106对输入的模拟信号Vin进行采样，模拟信号Vin和子DACi107输出的模拟量通过减法模块相减后产生一余量，该余量通过运算放大器108进行放大后输出模拟信号V_out。，模拟信号V_out作为下一级的级模块的输入模拟信号。

为了分析方便，以每级1.5位的MDAC单元为例。如图3A所示，是图2中的MDAC为1.5位时级模块的采样模式电路图；级模块包括电容C_f和C_s，子DAC107a和运算放大器108a。子DAC107a通过三个开关选择电压V_ref、o和-V_ref实现，并输出电压信号V_dac。开关109和110由第一时钟信号Φ₁控制，开关111由第二时钟信号Φ₂控制。在采样模式时开关109和110接通，输入信号V_i被采样到电容C_f和C_s；开关111断开，此时运算放大器108a闲置。此时运放输入端的电荷为：

Q₁＝-(C_s+C_f)V_i     （1）

如图3B所示，是图2中的MDAC为1.5位时级模块的保持模式电路图，保持模式也为放大周期模式，此时级模块会输出余量放大的模拟信号；在保持模式时开关109和110断开，开关111接通，电容器Cf上极板通过开关111接到运算放大器108a的输出端，运放处于工作状态。Cs上极板会接到子DAC107a的输出即电压信号V_dac。此时运放输入端的电荷为：

Q₂＝(V_x-V_dac)C_s+(V_x-V_o)C_f     （2）

式（2）中V_o＝A×(0-V_x)，A为运放的有限直流增益，V_x为运算放大器108a的输入端即反相输入端的电压，运算放大器108a的正相输入端接地。

由电荷守恒原理，Q₁＝Q₂，可以得到：