[发明专利]数字域的时钟恢复生成装置

说明书

技术领域

本发明涉及一种数字域的恢复时钟生成装置。

背景技术

稳定的时钟是同步数字电路正常工作的前提条件，按照需要产生频率、相位符合要求的时钟，是时钟设计的目的之一。一般地，可以使用分频器从高频时钟得到低频时钟，为了从低频时钟得到高频时钟，通常是使用PLL等模拟电路。传统使用模拟电路处理时钟的方法具有功耗高、面积大等缺点，不但研发周期长，成本高，风险大，而且依赖于具体工艺库，难以移植。

发明内容

本发明提供一种数字域的时钟恢复生成装置，用以解决现有技术采用模拟电路处理时钟的方法而产生的功耗高、面积大、研发周期长、成本高、风险大、而且依赖于具体工艺库、难以移植的问题。

为解决上述技术问题，实施本发明的数字域的时钟恢复生成装置包括输入参考时钟采样单元、计数器单元、状态机单元及输出恢复时钟单元，其中输入参考时钟采样单元用高频校准时钟对输入参考时钟采样，并得到当前输入参考时钟的逻辑电平并输出至计数器单元，该计数单元在当前输入参考时钟的逻辑电平不变的情况下，利用高频校准时钟对当前输入参考时钟进行计数，而状态机单元对高频校准时钟进行计数，同时与根据输入参考时钟、高频校准时钟及预先设定的倍频系数确定的阀值进行比较，并输出控制命令至输出恢复时钟单元以输出恢复时钟。

依据上述主要特征，输入参考时钟采样单元接收输入参考时钟与高频校准时钟，其利用高频校准时钟对输入参考时钟进行采样，得到每个输入参考时钟周期对应高频时钟周期的个数，并传送给状态机单元与计数器单元。

依据上述主要特征，该输入参考时钟采样单元使用去毛刺电路或者其他电路消除亚稳态，得到当前输入参考时钟的逻辑电平，并将输入参考时钟当前的逻辑电平输出至计数器单元与状态机单元。

依据上述主要特征，计数器单元包括计数单元和判断单元，其中计数单元在当前输入参考时钟的逻辑电平不变的情况下，持续计数，从1到输入参考时钟采样单元确定的输入参考时钟周期对应高频时钟周期的个数进行计数，而判断单元根据计数单元的值输出计数器标志以控制状态机单元，在具体实施时，该计数器标志有大于、小于二种状态标志。

依据上述主要特征，状态机单元包括时序电路和组合电路，时序电路保存输入参考时钟单元输出的当前输入参考时钟的逻辑电平，而组合电路根据当前状态机单元的输出的控制命令、计数器标志、当前输入参考时钟的逻辑电平进行逻辑运算，确定下一个时钟周期时输出恢复时钟的状态。

本发明的数字域的时钟恢复生成装置，仅使用通用逻辑硬件即可实现按照配置得到比输入参考时钟快，也可以比输入参考时钟慢的输出恢复时钟，简化了硬件结构。同时，比传统模拟电路PLL锁相环实现更省功耗，面积也更小，特别是全部使用数字逻辑标准库实现，容易移植、易于设计验证、研发周期短、具有很高的使用价值效果。

附图说明

图1为实施本发明的时钟恢复生成装置的电路原理示意图。

具体实施方式

以下将结合附图对实施本发明的数字域的时钟恢复生成装置作进一步的详细描述。

参见图1，实施本发明的数字域的时钟恢复生成装置包括输入参考时钟采样单元、计数器单元、状态机单元及输出恢复时钟单元。

输入参考时钟采样单元接收输入参考时钟与高频校准时钟，其利用高频校准时钟对输入参考时钟进行采样，得到每个输入参考时钟周期对应多少个高频时钟周期，记为m，并传送给状态机单元与计数器单元。其中该输入参考时钟采样单元具体可以使用去毛刺电路或者其他电路消除亚稳态，得到当前输入参考时钟的逻辑电平，并将输入参考时钟当前的逻辑电平输出至计数器单元与状态机单元。

计数器单元接收输入参考时钟采样单元输出的输入参考时钟当前的逻辑电平及高频校准时钟，其中计数器单元包括计数单元和判断单元，其中计数单元在当前输入参考时钟的逻辑电平不变的情况下，持续计数，从1到m进行计数，其中m是来源于输入参考时钟采样单元采样单元，而判断单元根据计数单元的值输出计数器标志以控制状态机单元，在具体实施时，该计数器标志有大于、小于二种状态标志。计数器单元主要是通过检测输入参考时钟的频率是否变化，从而设定状态机的工作上限，使得输出恢复时钟随着输入参考时钟跟随变化，具体可参考如下的例子。