[发明专利]半导体器件及其制造方法

说明书

本发明公开了一种半导体器件及其制造方法，包括：多个鳍片，位于衬底上且沿第一方向延伸；浅沟槽隔离，位于多个鳍片之间；穿通阻挡层，位于鳍片与浅沟槽隔离顶部之间的界面处。依照本发明的半导体器件及其制造方法，在鳍片上利用重掺杂牺牲隔离层而在鳍片底部通过扩散形成了均匀、陡峭的穿通阻挡层，有效抑制了寄生沟道效应和沟道穿通效应并且简化了工艺，从而提高了器件可靠性。

技术领域

本发明涉及一种半导体器件及其制造方法，特别是涉及一种能有效抑制寄生沟道效应与沟道穿通效应的三维多栅FinFET及其制造方法。

背景技术

在当前的亚20nm技术中，三维多栅器件（FinFET或Tri-gate）是主要的器件结构，这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。

例如，双栅SOI结构的MOSFET与传统的单栅体Si或者SOI MOSFET相比，能够抑制短沟道效应（SCE）以及漏致感应势垒降低（DIBL）效应，具有更低的结电容，能够实现沟道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流，降低了对于有效栅氧厚度（EOT）的要求。而三栅器件与双栅器件相比，栅极包围了沟道区顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。

现有的FinFET结构以及制造方法通常包括：在体Si或者SOI衬底中刻蚀形成多个平行的沿第一方向延伸的鳍片和沟槽；在沟槽中填充绝缘材料形成浅沟槽隔离（STI）；在鳍片顶部以及侧壁沉积通常为氧化硅的较薄（例如仅1～5nm）假栅极绝缘层，在假栅极绝缘层上沉积通常为多晶硅、非晶硅的假栅极层；刻蚀假栅极层和假栅极绝缘层，形成沿第二方向延伸的假栅极堆叠，其中第二方向优选地垂直于第一方向；以假栅极堆叠为掩模，对鳍片进行浅掺杂形成轻掺杂漏结构（LDD）以抑制漏致感应势垒降低效应；在假栅极堆叠的沿第一方向的两侧沉积并刻蚀形成栅极侧墙；在栅极侧墙的沿第一方向的两侧的鳍片上外延生长相同或者相近材料形成源漏区，优选采用SiGe、SiC等高于Si应力的材料以提高载流子迁移率；在晶片上沉积层间介质层（ILD）；刻蚀去除假栅极堆叠，在ILD中留下栅极沟槽；在栅极沟槽中沉积高k材料的栅极绝缘层以及金属/金属合金/金属氮化物的栅极导电层。进一步地，刻蚀ILD形成源漏接触孔；为了降低源漏接触电阻，在源漏接触孔中形成金属硅化物；填充金属/金属氮化物形成接触塞。

然而，随着FinFET技术节点持续缩减（例如22nm以下），鳍片沟道上部由多栅控制，较容易控制短沟道效应包括沟道穿通效应，在鳍片沟道下部由于受到STI的隔离，远离栅的控制，容易在STI下方以及鳍片内部出现沟道穿通效应，导致寄生沟道，引起器件失效。为此，现有的一种解决方案是在鳍片中特别是鳍片与衬底界面处通过注入与衬底相同的杂质离子并退火形成阻挡层（PTSL），从而利用高掺杂衬底层来阻挡沟道之间的穿通泄漏和寄生效应。然而，这种工艺需要额外的注入步骤并且难以有效控制阻挡层的位置和厚度，以及掺杂的阻挡层的掺杂浓度等性质，使得难以有效控制阻挡层的效果。

发明内容

由上所述，本发明的目的在于克服上述技术困难，提出一种新的FinFET结构及其制造方法，能通过简化工艺实现对于寄生沟道效应的有效抑制。

为此，本发明提供了一种半导体器件制造方法，包括：在衬底上形成沿第一方向延伸的多个鳍片和沟槽；在沟槽中形成浅沟槽隔离；在鳍片侧面的浅沟槽隔离顶部上形成掺杂层；退火，使得掺杂层中杂质向鳍片与浅沟槽隔离顶部之间的界面处扩散，形成穿通阻挡层。

其中，形成鳍片和沟槽的步骤进一步包括：在衬底上形成硬掩模层；以硬掩模层为掩模，刻蚀衬底形成鳍片和沟槽。

其中，形成掺杂层的步骤进一步包括：在沟槽中填充掺杂层，覆盖浅沟槽隔离顶部以及鳍片侧壁；减薄掺杂层，仅保留在浅沟槽隔离顶部的一部分。

其中，掺杂层包括BSG、PSG、BPSG、掺杂氧化硅、掺杂的SOG、掺杂氮化硅、掺杂非晶硅、掺杂多晶硅、掺杂非晶碳、掺杂低k材料、掺杂聚合物及其组合。