[发明专利]用于锁相环的相位比较器

说明书

技术领域

本发明涉及一种半导体集成电路，特别是涉及一种用于锁相环的相位比较器。

背景技术

锁相技术一般采用锁相环电路(Phase Locked Loop，PLL)实现，已提出近100年，在电子系统中应用广泛，同时对性能的要求也越来越高。现有PLL芯片向着频率高、频带宽、集成度大、功耗低、价格低廉、功能强大等方向发展。锁相环电路中，是通过相位比较器来实现相位差的比较的，在工作频率较高时，如果相位比较器的灵敏度较低，高频的相位差就不能被正确的检测出来，因此会影响整个锁相环的性能。随着工作频率越来越高，如果相位比较器没有正确的检测出相位差，最终会使锁相环性能下降，所以如何设计出高灵敏度的相位比较器是高性能锁相环设计需要解决的主要问题。

发明内容

本发明所要解决的技术问题是提供一种用于锁相环的相位比较器，具有较高灵敏度，能实现在较高工作频率时候也能准确地检测出相位差，从而能提高锁相环的性能。

为解决上述技术问题，本发明提供的用于锁相环的相位比较器为一个由四级与非门连接形成的异或门，第一级与非门的第一输入端连接第一输入信号、第二输入端连接第二输入信号，第二级与非门的第一输入端连接第一输入信号、第二输入端连接所述第一级与非门的输出端，第三级与非门的第一输入端连接第二输入信号、第二输入端连接所述第一级与非门的输出端，第四级与非门的第一输入端连接所述第二级与非门的输出端、所述第四级与非门的第二输入端连接所述第三级与非门的输出端；所述第四级与非门的输出端输出所述相位比较器的输出信号。

四级与非门都分别由PMOS晶体管和NMOS晶体管连接形成，所述第二级与非门和所述第三级与非门的PMOS晶体管的沟道宽长比相等、NMOS管的沟道宽长比也相等；

所述第一级与非门的PMOS晶体管的沟道宽长比为所述第二级与非门的PMOS晶体管的沟道宽长比的N倍，所述第一级与非门的NMOS晶体管的沟道宽长比为所述第二级与非门的NMOS晶体管的沟道宽长比的N倍，N为大于1的值。

所述第二级与非门的PMOS晶体管的沟道宽长比为所述第四级与非门的PMOS晶体管的沟道宽长比的M倍，所述第二级与非门的NMOS晶体管的沟道宽长比为所述第四级与非门的NMOS晶体管的沟道宽长比的M倍，M为大于1的值。

根据所述锁相环的工作频率的大小确定M和N值的大小，当所述锁相环的工作频率提高时，N和M值相应提高，通过提高N值使所述相位比较器的电流增加、通过提高M值使所述相位比较器的寄生电容减少；M和N的设置标准为要求使得所述相位比较器的输出信号中的误差电压到达高电平的水平，所述误差电压为所述第一输入信号和所述第二输入信号之间下降沿的之间的相位差所产生的相位比较电压。

进一个的改进是，所述四级与非门都分别由如下电路结构组成：

第一PMOS管和第二PMOS管，所述第一PMOS管和所述第二PMOS管的源极都接电源电压。

第一NMOS管和第二NMOS管，所述第一PMOS管、所述第二PMOS管和所述第一NMOS管的漏极连接在一起，所述第一NMOS管的源极接所述第二NMOS管的漏极，所述第二NMOS管的源极接地。

所述第一PMOS管和所述第一NMOS管的栅极连接在一起并作为第一输入端，所述第二PMOS管和所述第二NMOS管的栅极连接在一起并作为第二输入端。

进一个的改进是，所述锁相环的工作频率为GHZ以上。

进一个的改进是，N为8，M为4。

进一个的改进是，所述第一级与非门的PMOS晶体管的沟道宽度为40微米、沟道长度为300纳米，NMOS晶体管的沟道宽度为20微米、沟道长度为350纳米；所述第二级与非门的PMOS晶体管的沟道宽度为5微米、沟道长度为300纳米，NMOS晶体管的沟道宽度为2.5微米、沟道长度为350纳米；所述第三级与非门的PMOS晶体管的沟道宽度为5微米、沟道长度为300纳米，NMOS晶体管的沟道宽度为2.5微米、沟道长度为350纳米；所述第四级与非门的PMOS晶体管的沟道宽度为1.25微米、沟道长度为300纳米，NMOS晶体管的沟道宽度为625纳米、沟道长度为350纳米。

本发明通过对相位比较器的每级尺寸比例的控制，能够达到在较高工作频率的时候也能准确地检测出相位差，从而能提高相位比较器的灵敏度，能产生正确的压控振荡器的控制电压，使压控振荡器的输出反馈精确的跟踪输入的变化，能给高性能锁相环提供良好的保障。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：