[发明专利]栅极的形成方法

说明书

技术领域

本发明涉及半导体技术领域，尤其涉及一种栅极的形成方法。

背景技术

随着半导体器件的特征尺寸越来越小，核心器件所占用面积也相应减小，导致单位面积的能量密度大幅增加，漏电流问题更加凸显。因此在45纳米节点以下的工艺中，传统的以二氧化硅材料作为栅介质层的工艺已经遇到瓶颈，无法满足半导体器件的工艺需求。为解决上述问题，目前普遍采用高介电常数（高K）介质材料作为栅介质层，然后，在所述栅介质层上形成金属材料的栅电极，构成高K金属栅（HKMG）结构，以减小漏电流。

请参考图1，图1为现有技术形成的高K金属栅的剖面结构示意图，包括：半导体衬底100；位于所述半导体衬底100上的栅介质层101；位于所述栅介质层101上的保护层102；位于所述保护层102上的伪栅103。后续形成覆盖所述栅介质层101、保护层102和伪栅103的介质层（未图示），所述介质层的顶表面与所述伪栅103的顶表面齐平；去除所述伪栅103，形成开口（未图示）；在所述开口内填充金属材料，形成金属栅极（未图示）。但是在后续的高温过程中，例如在源区和漏区离子注入后的杂质激活过程或薄膜沉积过程中，所述栅介质层101、所述保护层102和所述伪栅103会发生不同程度的收缩，导致所述栅介质层101的宽度小于所述伪栅103的宽度，影响后续形成金属栅极的形貌，进而导致MOS晶体管性能不佳。

发明内容

本发明解决的问题是现有技术形成的栅极在热处理过程后栅介质层的宽度小于伪栅的宽度。

为解决上述问题，本发明提供了一种栅极的形成方法，包括：提供半导体衬底，所述半导体衬底表面具有栅介质材料层，所述栅介质材料层上具有保护材料层，所述保护材料层上具有伪栅材料层；刻蚀所述伪栅材料层，在所述保护材料层上形成伪栅；在所述伪栅的侧壁表面外延形成第一侧墙；以所述伪栅和所述第一侧墙为掩膜刻蚀所述保护材料层，直至暴露出所述栅介质材料层，形成保护层，所述保护层的宽度大于所述伪栅的宽度；在所述第一侧墙的侧壁表面外延形成第二侧墙；以所述伪栅和第二侧墙为掩膜刻蚀所述栅介质材料层，直至暴露出所述半导体衬底表面，形成栅介质层，所述栅介质层的宽度大于所述保护层的宽度；去除所述第二侧墙和所述第一侧墙。

可选的，所述第一侧墙和所述第二侧墙的材料为硅锗。

可选的，去除所述第二侧墙和所述第一侧墙的工艺为湿法刻蚀，所述湿法刻蚀采用NH₄·NO₃·HCl溶液、或者NH₄·NO₃·HCl和H₂O₂的混合溶液。

可选的，在所述伪栅的侧壁表面外延形成第一侧墙、以及在所述第一侧墙的侧壁表面外延形成第二侧墙采用选择性外延工艺。

可选的，所述第一侧墙和所述第二侧墙的宽度范围为1埃～50埃。

可选的，所述第一侧墙的宽度与所述第二侧墙的宽度相等或者不相等。

可选的，还包括在所述伪栅材料层上形成硬掩膜层，且在刻蚀所述伪栅材料层的同时刻蚀所述硬掩膜层。

可选的，所述伪栅材料层为多晶硅层，所述保护材料层为氮化钛层。

可选的，所述栅介质材料层为高介电常数材料，所述高介电常数材料为HfO₂、ZrO₂、Al₂O₃、HfSiO、HfSiON、HfTaO和HfZrO中的一种或几种。

可选的，还包括，在去除所述第二侧墙和所述第一侧墙之后，在所述伪栅、保护层和栅介质层两侧形成第三侧墙；去除所述伪栅，形成开口；在所述开口内形成金属栅极。