[发明专利]一种低压差分信号发送器输出级驱动电路

说明书

技术领域

本发明涉及CMOS模拟集成电路设计技术领域，具体涉及一种带有主次两路开关管的低电压差分信号(Low-Voltage Differential Signaling，LVDS)发送器输出级驱动电路。

背景技术

在信息产业的飞速发展的今天，对高速接口技术不断提出新的要求和新的指标，其中低功耗、高速度和高稳定性是亟待解决的主要问题。低压差分信号技术，是20世纪90年代出现的一种数据传输和接口技术，是解决当今普通I/O接口问题的一种新技术。相对于其他传输技术，LVDS具有传输速度高、抗噪声能力强、功耗低、低电磁辐射等诸多优点。因此，LVDS技术的应用越来越广泛。

在传统的LVDS发送器中的输出驱动电路，多采用只有主开关管的结构。但是在控制主开关管的差分信号电平切换的过程中，尤其是当这对差分信号由于干扰或其他原因造成了不是完全对称的情况下，会导致所有主开关管在状态转换时的很短时间内都处于基本关断状态。这时电流源的电流没有流出通路，即不能有效通过开关管流过终端电阻，从而增加了输出电压的上升和下降时间。同时电流源的漏端电压会有一个很大的波动，同理电流沉的漏端电压也会出现一个很大的波动。这些波动一是会造成终端电阻上的共模电压有个较大的波动，使共模电压不稳定，二是会造成输出的差分电压在高低电平切换时产生一定的过冲。在LVDS的国际标准中对共模电压的稳定度等都有明确的要求，所以解决这些问题是很有必要的。同时这些节点上的电压波动会造成电流源和电流沉的漏极对地的寄生电容中的电荷量发生变化，当开关管正常导通时要对这些电容重新充放电，这样也减慢了发送器输出级电路的工作速度。

因此本发明在此背景下提出了一种带有主次两路开关管的低压差分信号发送器输出级驱动电路，以满足稳定共模电压，减小输出信号的上升下降时间，在一定程度上减小输出信号在高低电平切换时的过冲现象，同时具有低功耗的特点。

发明内容

(一)要解决的技术问题

本发明的目的在于提供一种带有主次两路开关管的低压差分信号发送器输出级驱动电路，以解决现有低压差分信号发送器共模电压不稳，输出信号有过冲现象等方面的问题。本发明的电路结构可提高稳定电路共模电压稳定度，减小输出信号过冲现象，同时具有低功耗以及减少输出信号的上升下降时间的特点。

(二)技术方案

为达到上述目的，本发明提供了一种低压差分信号发送器输出级驱动电路，该电路包括第一至第四主开关管(Ma1、Ma2、Ma3、Ma4)，第五及第六电流源(M5、M6)，第七及第八电流沉(M7、M8)，和负载电阻R；其中，第一至第四主开关管(Ma1、Ma2、Ma3、Ma4)构成主开关管桥式电路：第一主开关管Ma1的源极连接于第二主开关管Ma2的源极、第五及第六电流源(M5、M6)的漏极；第五及第六电流源(M5、M6)的源极连接于电源；第一主开关管Ma1的漏极连接于第三主开关管Ma3的漏极，并同时与负载电阻R的一端相连接；第二主开关管Ma2的漏极连接于第四主开关管Ma4的漏极，并同时与负载电阻R的另一端相连接；第三主开关管Ma3的源极连接第四主开关管Ma4的源极，同时连接于第七及第八电流沉(M7、M8)的漏极；第七及第八电流沉(M7、M8)的源极接地；该电路还包括由第一至第四次开关管(Mb1、Mb2、Mb3、Mb4)构成的次开关管桥式电路：第一次开关管Mb1的漏极与第二次开关管Mb2的漏极均连接于第五电流源M5的漏极，第三次开关管Mb3的源极和第四次开关管Mb4的源极均连接于第七电流沉M7的漏极，第一次开关管Mb1的源极连接于第三次开关管Mb3的漏极，并同时连接第一主开关管Ma1的漏极，第二次开关管Mb2的源极连接于第四次开关管Mb4的漏极，并同时连接于第二主开关管Ma2的漏极。

上述方案中，所述主开关管桥式电路用于作为在电平稳定时的主要电流通路，所述次开关管桥式电路在电平转换的过程中开启，其他时间处于截止状态。

上述方案中，所述第五电流源M5和所述第七电流沉M7用于起反馈作用。

上述方案中，所述第六电流源M6是电流为定值的电流源，所述第八电流沉M8是电流为定值的电流沉。