[发明专利]缓冲器的插入方法及装置

说明书

技术领域

本发明涉及集成电路制造和设计领域，具体而言，涉及一种缓冲器的插入方法及装置。

背景技术

时序逻辑是数字电路设计中的重要组成部分。而保持时间（hold time）是指数据稳定后保持的时间，如果保持时间无法满足预设条件，那么数据就不能被稳定的输入触发器。当发生保持时间违例时，数字电路设计的功能就不能正确地实现。因此，修复保持时间违例是数字电路设计中一项必要且非常重要的工作。

工艺、电压和温度是影响电路性能的三个基本因素，但是，在研究过程中不可能穷尽其所有组合来分析电路行为。相关技术中，在签核（signoff）阶段通常采用抽样分析的方法，考虑上述三者的极端情况组合，来保证设计在整个组合空间中都能正常工作。

在进入纳米工艺后，此种抽样分析方法受到了很大的挑战，最主要的问题就在于采样点数目急剧膨胀。由于随着晶体管尺寸的不断变小，时序路径延迟由之前的器件延迟占主导地位变为由线延迟占主导地位。在计算线延迟时，电阻电容的提取方式对静态时序分析非常重要。现代数字电路要保证能在各种极端环境下正常工作，而且在各种环境下的频率要求不尽相同，因此，物理设计中考虑工作、电压和温度要比以前多很多。为了满足数字电路高性能要求的同时也要考虑低功耗，因此数字电路存在着多个工作模式，例如：在正常工作模式下，数字电路运行在较高频率下，此时数字电路功耗较大，当数字电路处于休眠模式时，数字电路运行在较低频率下，此时数字电路功耗较低。如此，可以将数字电路以某种工作模式运行在某个工艺角下定义为数字电路的一种时序分析模式（scenario）。当数字电路有m1种工作电压、m2种工作温度、m3种提取电容电阻的模式、m4种工作模式时，数字电路总的scenario数量就有m1*m2*m3*m4种。随着工艺技术的改进，为了保证数字电路时序分析的精度，工作电压种类、工作温度种类、电阻电容提取模式种类、数字电路工作模式种类都会发生增长，数字电路的时序分析模式会呈指数级增长的趋势。所以要在越来越多的时序分析模型下修复保持时间违例对于设计者而言将是巨大的挑战。

相关技术中，修复保持时间违例的较为有效的方法是在出现保持时间违例的时序路径上插入适量的缓冲器。但现有的修复保持时间违例的方法均忽略了多工艺角多模式的条件，插入缓冲器过多对原有的设计改变太大，存在着迭代次数过多、时间过长的缺陷。

下面对相关技术中的几种常用的修复保持时间违例的技术方案分别进行介绍。

技术方案一、该发明首先通过电子设计自动化（Electronic Design Automation，简称为EDA）工具的report timing命令得到保持时间违反的路径；其次采用report timing命令得到路径中建立时间较为富裕的点；然后根据前后级器件的驱动大小来选择插入缓冲器的类型，插入缓冲器后再通过report timing命令判断建立时间是否违反，保持时间是否修复；最后通过EDA工具将路径上其他的器件加以固定，通过route eco命令来进行布线。

该技术方案的缺陷在于以下几点：

（1）该发明没有考虑到多工艺角多模式情况下修复保持时间违例；

（2）该发明大量地使用了EDA工具中的命令来计算时序，这在超大规模集成电路设计中使得修复保持时间变得很慢；

（3）该发明在修复保持时间违例时只考虑单条时序路径，没有全局考虑到集成电路中时序路径的相互影响，这样使得修复的点过多，插入的缓冲器数量过多，以致对原来的设计产生了巨大的影响。

技术方案二、该发明通过建立松弛和保持松弛的约束条件来得到保持时间违反的路径和路径中可以修复的点；然后在不违反建立时间约束的条件下插入合适的延迟器件。

该技术方案的缺陷在于以下几点：

（1）该发明没有考虑到多工艺角多模式情况下修复保持时间违例；

（2）该发明没有考虑到修复保持时间的快速性，在现有超大规模集成电路设计中，时序路径数量都是千万数量级的，根据每条时序路径的时序约束来确定方案所花费的时间非常长；

（3）该发明在修复保持时间违例时只考虑单条时序路径，而没有全局考虑到集成电路中时序路径的相互影响，这样使得修复的点过多，插入的缓冲器数量过多，以致对原有设计产生了巨大的影响。