[发明专利]静电保护结构及静电保护电路

权利要求书

1.一种静电保护结构，其特征在于，包括：

半导体衬底，所述半导体衬底内具有第一N型阱区和第一P型阱区，所述第一N型阱区包括第一区域和第二区域，所述第一P型阱区包括第三区域和第四区域；

位于第一N型阱区的第一区域内的PMOS晶体管，所述PMOS晶体管包括位于第一N型阱区上的栅极和位于栅极两侧第一N型阱区内的源/漏区，PMOS晶体管的源区和栅极与电源端相连接，PMOS晶体管的漏区与输入输出接口端相连接；

位于第一N型阱区的第二区域内的第一基区掺杂区，第一基区掺杂区的掺杂类型为N型，第一基区掺杂区与外部触发电压调整电路的相连接，当电源端产生瞬时电势差时，所述外部触发电压调整电路拉低第一基区掺杂区的电位；

位于第一P型阱区的第三区域内的NMOS晶体管，所述NMOS晶体管包括位于第一P型阱区上的栅极和位于栅极两侧第一P型阱区内的源/漏区，NMOS晶体管的漏区与输入输出接口端相连接，NMOS晶体管的栅极和源区与接地端相连接；

位于第一P型阱区的第四区域内的若干分立的第二基区掺杂区，所述第二基区掺杂区的掺杂类型为P型，第二基区掺杂区与外部触发电压调整电路相连接，当电源端产生瞬时电势差时，所述外部触发电压调整电路拉高第二基区掺杂区的电位；

位于第一P型阱区的第四区域内的第一N型掺杂区，所述第一N型掺杂区包围所述若干分立的第二基区掺杂区，第一N型掺杂区与输入输出接口端相连；

位于第一P型阱区的第四区域内的第二N型掺杂区，所述第二N型掺杂区包围所述第一N型掺杂区和若干分立的第二基区掺杂区，第二N型掺杂区与接地端相连。

2.如权利要求1所述的静电保护结构，其特征在于，第一基区掺杂区与PMOS的源区以及半导体衬底构成第一PNP型寄生三极管，第一基区掺杂区与PMOS的漏区以及半导体衬底构成第二PNP型寄生三极管。

3.如权利要求1所述的静电保护结构，其特征在于，所述若干分立的第二基区掺杂区与第一N型掺杂区和第二N型掺杂区构成若干并联的NPN型晶体管。

4.如权利要求1所述的静电保护结构，其特征在于，所述第一N型掺杂区包括若干N型子掺杂区，N型子掺杂区的数量等于第二基区掺杂区的数量，每个N型子掺杂区包围对应的第二基区掺杂区。

5.如权利要求1所述的静电保护结构，其特征在于，所述外部触发电压调整电路包括RC耦合回路和反向器电路，所述RC耦合回路包括串联的耦合电容和耦合电阻，耦合电阻的另一端连接至电源端，耦合电容的另一端连接至接地端，RC耦合节点连接至反向器电路，所述反向器电路包括串联的第一反相器、第二反相器和第三反相器，第一反相器的输入端与RC耦合节点相连接，第一反相器的输出端与第二反相器的输入端相连接，第二反相器的输出端与第三反相器的输入端以及第一基区掺杂区相连接，第三反相器的输出端与第二基区掺杂区相连接。

6.如权利要求5所述的静电保护结构，其特征在于，所述第一反相器、第二反相器和第三反相器为CMOS反相器或TTL反相器。

7.如权利要求5所述的静电保护结构，其特征在于，所述静电保护结构还包括开关NMOS晶体管，开关NMOS晶体管的漏极与电源端相连接，开关NMOS晶体管的源极与接地端相连接，开关NMOS晶体管的栅极与第一反相器的输出端相连接。

8.如权利要求1所述的静电保护结构，其特征在于，所述第一N型阱区内还具有第三N型掺杂区，第三N型掺杂区包围所述PMOS晶体管和第一基区掺杂区，第三N型掺杂区与电源端相连接。

9.如权利要求1所述的静电保护结构，其特征在于，所述第一P型阱区内还具有第一P型掺杂区，第一P型掺杂区包围所述NMOS晶体管和第二基区掺杂区、第一N型掺杂区和第二N型掺杂区，第一P型掺杂区与接地端相连接。

10.如权利要求9所述的静电保护结构，其特征在于，所述NMOS晶体管和第二N型掺杂区之间还具有第二P型掺杂区，第二P型掺杂区的两端与第一P型掺杂区相接触。