[发明专利]集成电感结构以及集成电感结构制造方法

说明书

技术领域

本发明有关于一种集成电感结构以及一种集成电感结构制造方法，特别是有关于具有创新的图案式接地防护（Patterned Ground Shield，PGS）的一种集成电感结构以及一种集成电感结构制造方法。

背景技术

随着IC制造朝系统单芯片（SoC）方向发展，集成电感（integrated inductor）等被动元件已被广泛整合制作在高频集成电路中。由于IC制造一般采用硅基底的结构，集成电感因为基底损耗而存在着低品质因子（Q-factor）问题。

因此，有人提出利用多晶硅（polysilicon）金属构成的图案式接地防护层（Patterned Ground Shield，PGS），来降低集成电感的电磁涡电流（eddy current），藉以提高品质因子，举例来说，请参考图1，图1所绘示的为美国专利第8106479号所揭示的一集成电感结构50的一剖面示意图。如图1所示，图案式接地防护22形成于电感30与栅极氧化层24之间，然而，这样的图案式接地防护22对于形成于半导体基底10中深层的电磁涡电流的阻断效果很差，而且图1中的图案式接地防护22的材质是多晶硅，无法有效地降低电磁涡电流。

发明内容

有鉴于此，本发明的主要目的在提供一种集成电感结构以及一种集成电感结构制造方法，其具有创新的图案式接地防护（Patterned Ground Shield，PGS），可以降低电磁涡电流（eddy current）并且提高品质因子（Q-factor）。

根据本发明揭示一种集成电感结构，该集成电感结构包含有：一半导体基底、多个直通硅晶穿孔（Through Silicon Via，TSV）以及一电感。该多个直通硅晶穿孔形成于该半导体基底中并排列成一特定图案，且该多个直通硅晶穿孔中填充一金属材料，以形成一图案式接地防护（Patterned Ground Shield，PGS）；以及该电感形成于该半导体基底上方。

根据本发明还揭示一种集成电感结构制造方法，该集成电感结构制造方法包含有：形成一半导体基底；于该半导体基底中形成多个直通硅晶穿孔（Through Silicon Via，TSV），并将该多个直通硅晶穿孔排列成一特定图案；于该多个直通硅晶穿孔中填充一金属材料，以形成一图案式接地防护（Patterned Ground Shield，PGS）；以及于该半导体基底上方形成一电感。

综上所述，相较于现有技术，由于本发明所揭示的集成电感结构以及集成电感结构制造方法具有创新的图案式接地防护（Patterned Ground Shield，PGS），可以阻隔半导体基底中深层的电磁涡流（eddy current）的形成，并且能阻断电磁涡流可能发生的路径，阻绝效果更彻底，并且提高品质因子（Q-factor）。

附图说明

图1所绘示的为美国专利第8106479号所揭示的一集成电感结构的一剖面示意图。

图2所绘示的为依据本发明的一第一实施例的一种集成电感结构的一剖面示意图。

图3为本发明的第一实施例的集成电感结构的一结构俯视图。

图4所绘示的为依据本发明的第一实施例的集成电感结构来概述本发明的集成电感结构制造方法的一第一实施例的流程图。

图5所绘示的为依据本发明的一第二实施例的一种集成电感结构的一剖面示意图。

图6为本发明的第二实施例的集成电感结构的一结构俯视图。

图7所绘示的为依据本发明的一第三实施例的一种集成电感结构的一剖面示意图。

图8为本发明的第二实施例的集成电感结构的一结构俯视图。

图9所绘示的为依据上述本发明的第二实施例的集成电感结构来概述本发明的集成电感结构制造方法的一第二实施例的流程图。

图10所绘示的为依据本发明的一第四实施例的一种集成电感结构的一剖面示意图。

图11为本发明的第四实施例的集成电感结构的一结构俯视图。

图12所绘示的为依据本发明的第四实施例的集成电感结构应用于覆晶技术的一简化示意图。

图13所绘示的为依据本发明的第四实施例的集成电感结构来概述本发明的集成电感结构制造方法的一第四实施例的流程图。

图14所绘示的为依据本发明的一第五实施例的一种集成电感结构900的一剖面示意图。

图15为本发明的第五实施例的集成电感结构的一结构底部俯视图。

图16所绘示的为依据本发明的第五实施例的集成电感结构应用于一三维芯片的一简化示意图。