[发明专利]分段沟道晶体管及其形成方法

说明书

技术领域

本发明涉及半导体技术领域，特别涉及分段沟道晶体管及其形成方法。

背景技术

随着半导体技术的不断发展，晶体管的特征尺寸不断缩小，使得集成电路的功能和成本都不断提高。然而随着晶体管尺寸的缩小，短沟道效应、栅极漏电等现象使晶体管的性能越来越难以控制，从而使集成电路的性能受到影响。为了克服这些问题，晶体管的结构已经从传统的平面结构向FinFET或全耗尽的绝缘体上硅（FDSOI）晶体管过渡。虽然这些结构的晶体管的性能较高，但是需要更为复杂的工艺流程或者昂贵的衬底材料，增加了集成电路的制作成本。

分段沟道晶体管（SegFET）结合了平面晶体管和多栅器件（例如FinFET）的优点，既能提高器件的电学性能和稳定性，又具有生产成本低，工艺步骤简单的优点。

请参考图1，为现有的分段沟道晶体管（SegFET）的俯视示意图，图2至图4为现有的分段沟道晶体管（SegFET）的剖面示意图。

依旧参考图1，所述分段沟道晶体管形成在波纹状的半导体衬底上，所述波纹状的半导体衬底表面具有平行排列的硅条纹11，相邻硅条纹11之间具有超浅沟槽隔离结构（very shallow trench isolation，VSTI）12，最外侧具有浅沟道隔离结构13，栅极结构14横跨所述硅条纹11以及超浅沟槽隔离结构12，位于栅极结构14下方的部分硅条纹构成晶体管的沟道区域。所述栅极结构14两侧，还具有侧墙15。

请参考图2，为所述SegFET沿AA’方向的剖面示意图。

所述波纹状的半导体衬底位于体硅10表面，被栅极结构14覆盖的硅条纹11的部分区域，作为晶体管的沟道区域，位于栅极结构14两侧的半导体衬底内还具有源极16和漏极17。

请参考图3，为所述SegFET沿BB’方向的剖面示意图。

由于所述超浅沟槽隔离结构12的深度很浅，所以半导体衬底的下部分都是连续的，所以在超浅沟槽隔离结构12下方也具有源极16和漏极17。

请参考图4，为所述SegFET沿CC’方向的剖面示意图。

所述超浅沟槽隔离结构12的深度小于浅沟槽隔离结构13，并且所述硅条纹11的表面略高出于超浅沟槽隔离结构12的表面，所以所述栅极结构14覆盖硅条纹的顶部表面和部分侧壁，提高了沟道的有效宽度。

所述分段沟道晶体管的寄生电容较大，需要进一步降低所述寄生电容来提高所述分段沟道晶体管的性能。

发明内容

本发明解决的问题是提供一种分段沟道晶体管及其形成方法，降低分段沟道晶体管的寄生电容，从而进一步提高分段沟道晶体管的性能。

为解决上述问题，本发明的技术方案提供了一种分段沟道晶体管的形成方法，包括：提供半导体衬底；在所述半导体衬底表面形成第一外延层；在所述第一外延层表面形成第二外延层；图形化所述第二外延层，形成第一开口，暴露出第一外延层的部分表面；沿第一开口刻蚀所述第一外延层，去除第一开口底部的第一外延层以及去除位于第一开口两侧的第二外延层下方的部分第一外延层，形成第二开口，使第二外延层部分悬空，减少第一外延层与第二外延层、半导体衬底之间的接触面积；在所述第二开口内形成介质层，所述介质层的表面低于第二外延层的表面并且部分第二外延层与半导体衬底之间通过介质层隔离；形成横跨所述介质层和第二外延层的栅极结构；在所述栅极结构两侧的第二外延层内形成源极和漏极。

可选的，所述第一外延层的材料为SiGe或GaAs，所述第二外延层的材料为Si或Ge。

可选的，所述第一外延层的材料和第二外延层的材料之间具有刻蚀选择性，所述第一外延层的材料和半导体衬底的材料之间具有刻蚀选择性。

可选的，所述第一开口的宽度为10nm～50nm。

可选的，所述第一外延层的厚度为5nm～100nm，所述第二外延层的厚度为5nm～100nm。

可选的，所述第二开口的宽度为15nm～300nm。

可选的，采用干法刻蚀工艺刻蚀所述第一外延层，形成第二开口。

可选的，所述干法刻蚀工艺采用HCl作为刻蚀气体，温度为550℃～670℃，压力为0.08托～3托。

可选的，所述介质层的表面低于第二外延层的表面5nm～100nm。

可选的，所述介质层的材料为氧化硅或氮氧化硅。

可选的，所述第二外延层为重掺杂外延层，所述第二外延层的掺杂浓度为5E15atom/cm³～2E20atom/cm³。