[发明专利]铜内连结构及其制造方法

说明书

技术领域

本发明涉及一种半导体技术，尤其涉及一种铜内连结构及其制造方法。

背景技术

集成电路（integrated circuit,IC）的制造中，集成电路其中的半导体装置(例如晶体管、电阻、电容或其他公知的半导体部件)的尺寸不断缩小，以增加装置密度。个别半导体装置通常由内连结构作为电性连接。

上述内连结构包括插塞及金属层，其中铝及铝合金常作为金属内连材料。然而，因为铜比惯用的铝及铝合金具有较低的电阻，可以减少时间常数(RC，R是集成电路的电阻，而C是集成电路的电容)的延迟及集成电路的电力损耗，因此，铜广泛地应用于半导体装置的内连结构。

内连结构通常通过双镶嵌工艺所制造。图1A至图1E绘示出由双镶嵌工艺制造铜内连结构的公知方法剖面示意图。请参照图1A，提供一基板100，例如一硅基板。基板100可包含导电层102，其包括金属(例如铜)，通常用于接线连接基板内及基板上不相连的半导体装置(未绘示)。一绝缘层104形成于基板100上，其包括内层介电层(interlayer dielectric，ILD)和/或金属层间介电层(intermetal dielectric，IMD)。再者，具有开口图案106a的第一光阻层106形成于绝缘层104上。

请参照图1B，由第一光阻层106作为蚀刻掩模层进行非等向性蚀刻，产生穿透绝缘层104的介层开口104a，以暴露出导电层102。去除第一光阻层106后，具有沟槽开口图案108a的第二光阻层108形成于绝缘层104上。

请参照图1C，由第二光阻层108作为蚀刻掩模层，同样进行非等向性蚀刻，产生穿透绝缘层104的沟槽开口104b，如此一来沟槽开口104b对应于介层开口104a上方，而形成双镶嵌开口。去除第二光阻层108后，在绝缘层104上及双镶嵌开口(即沟槽开口104b及介层开口104a)的内侧表面顺应性形成铜种子层110。

请参照图1D，进行电镀工艺，以在绝缘层104上形成铜层112，且填满双镶嵌开口。之后，通过化学机械研磨工艺(chemical mechanical polishing，CMP)，去除双镶嵌开口上过量的铜层112，如图1E所示。

然而，由于当半导体装置的尺寸缩小，内连结构的尺寸也缩小，因而增加了双镶嵌开口的深宽比(aspect ratio,AR)。如此一来，当进行电镀工艺时，铜层112内可能形成一个或多个孔洞114(如图1D及图1E所示)。再者，因为进行电镀工艺的缘故，铜层112内的杂质(未绘示)可能会增加，此缺点使内连结构的电阻增加而使其可靠度降低。

因此，为了减轻或排除上述的问题，有必要发展出改良的铜内连结构及其改良的制造方法。

发明内容

为了克服现有技术的缺陷，本发明提供一种铜内连结构的制造方法，包括提供具有导电区域的基板，在基板上形成具有介层开口的第一绝缘层，介层开口暴露出导电区域。依序通过沉积及回流工艺，在第一绝缘层上形成铜层且填满介层开口，在铜层上形成掩模层以覆盖介层开口，接着对未被掩模层覆盖的铜层进行非等向性氧化。通过湿蚀刻工艺去除掩模层及氧化铜层，以形成位于介层开口内的铜插塞及位于该铜插塞上的铜接线。

本发明因为通过形成铜层后所进行的回流工艺可消除对应于介层开口的铜层内所形成的孔洞，因此可增加铜内连结构的可靠度。再者，通过非电镀工艺形成铜层，铜内连线内的杂质可以减少或消除。因此，可降低铜内连线的电阻，进而增强其电特性。

附图说明

图1A至图1E是绘示出由双镶嵌工艺制造铜内连结构的公知方法剖面示意图。

图2A至图2F是绘示出根据本发明实施例的用于半导体装置的铜内连结构制造方法剖面示意图。

其中，附图标记说明如下：

公知

实施例

具体实施方式

有关本发明的前述及其他技术内容、特点与功效，在以下配合参考附图的一较佳实施例的详细说明中，将可清楚的呈现。然而，可轻易了解本发明所提供的实施例仅用于说明以特定方法制作及使用本发明，并非用以局限本发明的范围。