[发明专利]具有掩埋位线的半导体器件及其制造方法

说明书

相关申请的交叉引用

本申请要求在2012年6月29日提交的申请号为10-2012-0071164的韩国专利申请的优先权，其全部内容通过引用并入本文。

技术领域

本发明的示例性实施例涉及一种半导体器件制造技术，更具体地，涉及一种具有掩埋位线的半导体器件及其制造方法。

背景技术

大多数半导体器件包括晶体管。例如，在诸如DRAM的存储器件中，存储器单元包括MOSFET。一般而言，因为MOSFET的源极区/漏极区形成在半导体衬底的表面并且平面沟道形成在源极区与漏极区之间，这种普通MOSFET称为平面沟道晶体管。

由于对存储器件的集成度和性能方面的改进的要求提高，制造MOSFET的技术面临物理限制。例如，由于存储器单元的尺寸缩小，所以MOSFET的尺寸缩小。结果，MOSFET的沟道长度变短。当MOSFET的沟道长度缩短时，保持数据的性能可能会恶化，并且存储器件的特性可能会退化。

考虑到这些问题，在本领域已经提出了垂直沟道晶体管(vertical channel transistor，VCT)。在垂直沟道晶体管中，在柱体的各个端部形成有结区，并且任何一个结区与位线连接。位线通过掩埋在柱体之间所限定的沟槽中而形成，因此被称为掩埋位线(buried bit line，BBL)。

两个存储器单元(每个包括VCT和BBL)与一个BBL相邻。因此，所述一个BBL形成在存储器单元之间的空间(沟槽)中，并且执行OSC(one-side-contact，一侧接触)工艺，以使一个存储器单元与一个BBL连接。OSC工艺允许每个BBL与两个相邻存储器单元中的任意一个接触。因此，OSC工艺还称为单侧接触(single-side-contact，SSC)工艺。通常，在利用平面沟道晶体管的存储器件中，为了将平面沟道晶体管与位线连接，需要具有高的高宽比的接触插塞工艺。相反，在利用垂直沟道晶体管和掩埋位线的情况下，因为可以使垂直沟道晶体管与掩埋位线彼此直接接触，所以不需要接触插塞工艺。因此，可以减小位线的寄生电容。

图1是说明根据现有技术的掩埋位线的截面图。

参照图1，在衬底11中形成有被沟槽13分隔开的多个本体14。利用硬掩模层12，经由衬底11的刻蚀工艺，来形成本体14。在本体14的侧壁上和在限定有沟槽13的衬底11的表面上形成保护层15。通过OSC工艺在保护层15中限定出开口部分17。每个开口部分17暴露出每个本体14的侧壁。在沟槽13中形成有掩埋位线16。掩埋位线16经由开口部分17与本体14连接。每个掩埋位线16与两个相邻本体14中的一个连接。虽然在附图中未示出，但每个本体14的上部包括柱体，在柱体中形成有源极区/漏极区和垂直沟道晶体管的沟道。

如从图1可以看出，为了将每个掩埋位线16与相邻本体14中的一个的侧壁连接，利用OSC工艺。为了实施OSC工艺，已经提出了各种方法，例如内衬层和倾斜离子注入工艺、OSC掩模工艺等。

然而，由于工艺中的困难，这些方法无法形成均匀且可再现的OSC结构。而且，随着集成水平提高，出现这样的问题：相邻的掩埋位线16之间的距离变窄，并且相邻的掩埋位线16之间的寄生电容C_B增加。因为掩埋位线16与本体14接触，所以在掩埋位线16之间的寄生电容C_B起到了在本体14与掩埋位线16之间的电容的作用。因此，因为相邻的掩埋位线16之间的距离变窄，所以寄生电容C_B显著增加。

如果掩埋位线之间的寄生电容C_B以这种方式增加，则不能进行器件的操作。

发明内容

本发明的实施例涉及一种可以减小相邻的掩埋位线之间的寄生电容的具有掩埋位线的半导体器件及其制造方法。

根据本发明的一个实施例，一种制造半导体器件的方法可以包括以下步骤：刻蚀衬底以形成具有侧壁的多个本体，所述多个本体由多个沟槽分隔开，其中所述多个沟槽中的每个沟槽由所述多个本体中的相应本体的侧壁对限定；在所述多个沟槽中的每个沟槽之下的衬底中形成硅化防止区，其中硅化防止区用于防止在硅化工艺期间在衬底中形成金属硅化物；以及在所述多个本体的侧壁上执行硅化工艺以在所述多个本体的每个本体中形成掩埋位线，其中掩埋位线的下表面与所述多个沟槽的底部基本上共面。