[发明专利]一种数字接口射频芯片及其实现方法

说明书

技术领域

本发明涉及通信技术领域，尤其是一种数字接口射频芯片及其实现方法。

背景技术

名词解释：

ABB：模拟基带；

BBPLL：基带锁相环；

ADC：模数转换器；

FIFO：先进先出数据缓存器；

DSP：数字信号处理；

GLITCH：毛刺。

数字接口射频芯片是指在射频芯片中，除包括原有的射频模拟前端外，还集成了ABB的功能。数字接口射频芯片由于具有ABB功能，直接输出数字信号至基带芯片进行处理，可以省去终端方案中原有的模拟基带芯片，节省了每台终端的成本。但是，ABB的集成会带来一个难题，那就是如何有效实现数字接口数据的同步与数据的精确采集。

以TD-SCDMA系统的数字接口射频芯片为例，为了节省管脚数，数字接口采用10比特IQ复用并行方式输出。如图1所示，基带需按照4倍码片速率（1.28Mcps）来处理数据，即下行数据的输出速率为5.12MHz。为减轻模数转换器的前级模拟滤波器抗混叠的负担，芯片将采用8倍过采样率的ADC将射频前端模拟信号转换为数字信号以进行处理，因此需要一个5.12MHz * 8 = 40.96MHz的时钟。此时钟由一个BBPLL将基带芯片提供的外部5.12MHz时钟倍频生成（外部5.12MHz时钟是BBPLL的参考时钟）。由过采样ADC输出40.96MHz的数据经图1的DSP进行8倍抽取降频和数字滤波后产生5.12MHz速率的IQ两路数据，经复用并行模块输出10比特的IQ交织数据。

由于40.96MHz时钟8倍抽取降频后得到的5.12MHz时钟和外部5.12MHz时钟属于两个异步时钟域，故射频芯片输出的5.12MHz速率并行数据必须经过处理，以同步到外部5.12MHz时钟上，才能保证数据被外部5.12MHz时钟正确采样而不丢失，而且保证数据按照基带所需的时刻点准时输出。一般采用FIFO结构（典型的异步时钟域处理方法）作为缓冲从而保证数据能够被外部5.12MHz时钟采集到，如图2所示。

从图1的DSP输出的I路和Q路数据的速率都是5.12MHz，为了将I和Q路数据复用到一起，即I路数据和Q路数据按各占半个5.12MHz时钟周期的格式交织输出，需要一个5.12MHz*2 = 10.24MHz的时钟来取数和产生复用交织（该10.24MHz时钟由40.96MHz经过分频器分频而成），如图2和3所示：复用交织后的IQ数据以10.24MHz时钟作为写时钟写到FIFO中，外部5.12MHz时钟则作为读时钟从FIFO中取数，其取数工作方式为上沿取出I路数据，下沿取出Q路数据，这样就把I路数据严格对齐到外部5.12MHz时钟的下沿，把Q路数据严格对齐到外部5.12MHz时钟的上沿，如图4所示。

为了减小功耗，基带芯片在空闲时隙并不输出外部5.12MHz时钟。只有在射频芯片进入接收状态前很短的时间（几微秒），基带芯片才会利用其输出的5.12MHz时钟对接收到的IQ数据进行采样。然而，射频芯片中的BBPLL对参考时钟（外部5.12MHz时钟）的响应时间较长（通常达到50微秒），往往会造成基带芯片开始读取有效数据时，BBPLL还没有稳定，过采样ADC还没有进入正常的工作状态，使得到达数字接口输出的10比特数据均为无效或错误的数据，射频芯片和基带芯片接口处于工作紊乱的状态。

另外，外部5.12MHz时钟由于相位调整会产生GLITCH，也会造成射频芯片BBBPLL的重新锁定：TD-SCDMA系统为了使得上行信号精确同步，要求以1/8码片的最小时间步进精度（97.65625ns）对时序加以调整，但是基带芯片用于采集或者同步数据的时钟是5.12MHz，仅为1/4 码片的精度（195.3125ns）。因此基带芯片必须在每个子帧头部的合适时刻点调整外部5.12MHz时钟的相位，使之同步到内部1/8码片精度的时序控制器上，如图5所示。其中A、B点均为有效时隙头部的外部5.12MHz时钟相位调整时刻点，在A处外部5.12MHz时钟的相位正好与时序控制器同步，因此其调整后仍然是连续的，而在B处，外部5.12MHz时钟的相位和内部时序控制器不同步，因此经相位调整后，外部5.12MHz时钟在此处会产生一个GLITCH。此GLITCH作为BBPLL参考时钟上的抖动，也会造成BBPLL重新锁定，导致射频芯片输出数据紊乱。