[发明专利]半导体设备及其制造方法

说明书

相关申请的交叉引用

此申请基于并要求2012年7月31日提交的现有日本专利申请No.2012-170278的优先权益，于此通过引用并入了其全部内容。

技术领域

于此描述的实施例总体涉及半导体设备及用于制造该半导体设备的方法。

背景技术

实现低损耗半导体设备的设备结构和设备材料是期望的。通过使用例如碳化硅（SiC）作为材料，以比使用硅（Si）时低的导通电阻和高的击穿电压进行设计是可能的。存在称作基面位错（BPD）的位错存在于半导体基底内部的情况。已知：在设备操作期间，特别是以双极模式操作期间，位错延伸；设备的特性波动发生；并且损耗增大。因为位错的延伸减小设备的长期可靠性，所以必需抑制以上记载的半导体设备的特性波动。

附图说明

图1是示出根据第一实施例的半导体设备的配置的示意性横截面视图；

图2示出半导体设备的电流-电压特性；

图3是示出用于制造根据实施例的半导体设备的方法的流程图；

图4A至5C是示出用于制造根据实施例的半导体设备的方法的示意性横截面视图；

图6是示出根据第三实施例的半导体设备的配置的示意性横截面视图；

图7是示出根据第四实施例的半导体设备的配置的示意性横截面视图；以及

图8是示出根据第五实施例的半导体设备的配置的示意性横截面视图。

具体实施方式

大体上，根据一个实施例，半导体设备包括：第一导电类型的第一半导体区域；设置在所述第一半导体区域上的第二半导体区域，所述第二半导体区域的杂质浓度比所述第一半导体区域的杂质浓度低；设置在所述第二半导体区域上的第二导电类型的第三半导体区域；以及设置在所述第三半导体区域上或所述第三半导体区域的部分中的第四半导体区域，所述第四半导体区域的晶格应变比所述第三半导体区域的晶格应变大。

大体上，根据另一实施例，提供了用于制造半导体设备的方法。所述方法包括：在第一导电类型的第一半导体区域上形成第二半导体区域，所述第二半导体区域的杂质浓度比所述第一半导体区域的杂质浓度低；在所述第二半导体区域上形成第二导电类型的第三半导体区域；以及通过向所述第三半导体区域中执行离子植入来形成第四半导体区域，所述第四半导体区域的晶格应变比所述第三半导体区域的晶格应变大。

现在将基于图来描述本发明的实施例。

图是示意性或概念性的，并且部分的厚度和宽度之间的关系，部分之间的大小的比例等不必然与其真实值相同。此外，尺寸和/或比例可以甚至对于相同部分，在附图之间示例为不同。

在本申请的图和说明书中，与关于以上的图描述的那些部件类似的部件标记有类似的参考数字，并且适当地省略了其详细描述。

在以下描述中，示例了特定范例，其中第一导电类型为n型，而第二导电类型为p型。

在以下描述中，符号n⁺、n、n^-、p⁺、p和p^-指示每一种导电类型的杂质浓度的相对程度。换句话说，n⁺是比n相对高的n型杂质浓度；且n^-是比n相对低的n型杂质浓度。还有，p⁺是比p相对高的p型杂质浓度；且p^-是比p相对低的p型杂质浓度。

第一实施例

图1是示出根据第一实施例的半导体设备的配置的示意性横截面视图。

如图1中所示，根据第一实施例的半导体设备110包括：为第一半导体区域的基底10；为第二半导体区域的第一外延层20；为第三半导体区域的第二外延层30；以及为第四半导体区域的缺陷抑制层40。半导体设备110还包括为第一电极的阴极电极70和为第二电极的阳极电极80。

该半导体设备110为例如PiN二极管。

基底10是n⁺型半导体区域。基底10包括例如n⁺型SiC。在实施例中，六角SiC（例如4H-SiC）包括在基底10中。基底10是例如通过升华（sublimation）制成的SiC体基底。