[发明专利]结合基板通孔与金属凸块的半导体晶片结构及其制程方法

说明书

技术领域

 本发明有关一种结合基板通孔与金属凸块的半导体晶片结构及其制程方法；运用本发明的结构，可制作覆晶式晶片的堆叠，有助于提高半导体元件的连结密度，缩小晶片尺寸以及增快信号的传输速度。

背景技术

 半导体元件的制程当中，为缩小半导体晶片的面积，进而发展出覆晶式晶片堆叠的技术。这种晶片堆叠技术通常会使用金属凸块的铜柱，来当作覆晶堆叠的上下晶片间的接点，并借着金属凸块的铜柱来导通并传递信号。第1A图为一现有技术的具铜柱凸块半导体晶片的剖面结构示意图，其中结构依次包含有一基板101、一金属层103、一金属凸块105以及一半导体电子元件113；其中该半导体电子元件113形成于该基板101的正面；且其中该金属层103形成于该基板101的正面，并与该半导体电子元件113接触；而该金属凸块105形成于该金属层103之上。第1B图为一现有技术的具铜柱凸块半导体晶片的覆晶式晶片堆叠的剖面结构示意图，其主要结构与第1A图所示的实施例大致相同，惟，在该金属凸块105之上，堆叠一上层晶片135；而其中该金属凸块105与该上层晶片135相连接，通过该金属凸块105，可使该基板101上的该半导体电子元件113的信号与该上层晶片135相连接；又在该基板101之下，另设置一模组基板133，于该模组基板133之上，又设一接合打线137，通过该接合打线137将该半导体电子元件113的信号连接至该模组基板133上。

如此的设计虽可达到3D覆晶式晶片堆叠的效果，然而，在线路的连结密度上的限制依旧很大，因而对缩小晶片尺寸依旧有限，信号传输速度无法再有效提升，也因此整体晶片的耗电量依然偏高。

发明内容

有鉴于此，为了解决上述技术问题，本发明提出一种结合基板通孔与凸块的半导体晶片结构及其制程方法，不但可以提供异质整合，还可提高半导体元件的连结密度，缩小晶片尺寸，增快信号的传输速度，降低晶片的耗电量，并且降低材料成本。

本发明提供的结合基板通孔与金属凸块的半导体晶片结构，包括有一基板、至少一基板通孔、至少一背面金属层、至少一第一金属层、至少一半导体电子元件以及至少一金属凸块；

其中该基板通孔贯穿该基板；

其中该背面金属层形成于该基板的背面，且该背面金属层覆盖住该基板通孔以及至少覆盖住部分该基板的背面；

其中该第一金属层，形成于该基板的正面，且其中至少部分该第一金属层于该基板通孔的顶部与该背面金属层相接触；

其中该半导体电子元件，形成于该基板的正面，且部分该第一金属层与部分该半导体电子元件相接触；以及

其中该金属凸块，形成于该第一金属层之上。

于实施时，亦可在上述的结构当中，于该基板之上，更设置一保护层，使该保护层覆盖住至少部分该基板、该半导体电子元件以及部分该第一金属层，且该金属凸块以及至少部分该第一金属层不被该保护层所覆盖。

于实施时，亦可在上述的结构当中，介于该金属凸块及该第一金属层之间，更设置至少一重布线路层，使得该重布线路层在该保护层及该第一金属层之上，且该重布线路层在该金属凸块之下，又其中该重布线路层的结构包括有至少一介电层、至少一介电层通孔以及至少一第二金属层；

其中该介电层，形成于该保护层及该第一金属层之上，且该介电层覆盖住部分该基板、该保护层以及部分该第一金属层；

其中该介电层通孔，贯穿该介电层；以及

其中该第二金属层，形成于该介电层之上，使得该第二金属层覆盖住该介电层通孔以及至少覆盖住部分该介电层，且其中至少部分该第二金属层于该介电层通孔的底部与部分该第一金属层相接触，又该金属凸块，形成于该第二金属层之上。

于实施时，前述的该基板的材料为砷化镓（GaAs）、碳化硅（SiC）、氮化镓（GaN）或磷化铟（InP）。

于实施时，前述的该金属凸块之上更镀上一熔接金属层，其中构成该熔接金属层的材料为铟、锡、铟合金、锡合金或铟锡合金。

于实施时，前述的该基板厚度为大于10μm小于300μm之间。

于实施时，前述的该背面金属层的材料为金、铜、钯（Pd）、镍（Ni）、银（Ag）、镍的合金、金铜合金、镍金合金、镍钯合金、钯金合金、金属材料或金属材料的合金。

于实施时，前述的该第一金属层的材料为金、铜、金铜合金、金属材料或金属材料的合金。

于实施时，前述的该金属凸块的材料为铜、铜合金、金属材料或金属材料的合金。

于实施时，前述的该保护层的材料为氮化硅（SiN）。