[发明专利]一种制作半导体器件的方法

说明书

本发明公开了一种制作半导体器件的方法，包括：在半导体衬底上依次形成第一低k介电层和硬掩膜层；图案化所述第一低k介电层和所述硬掩膜层以形成第一沟槽结构；在所述第一沟槽结构中沉积形成致密的第二低k介电层；移除所述硬掩膜层和所述第二低k介电层高出所述第一沟槽结构的部分；执行固化处理所述第一低k介电层形成多孔的第一低k介电层；在所述第一沟槽结构内的所述第二低k介电层中形成第二沟槽结构。根据本发明的制造工艺可以有效地避免采用干法刻蚀和湿法清洗工艺处理超低k介电层时产生的介电常数（k值）的损伤。

技术领域

本发明涉及半导体制造工艺，尤其涉及一种新的超低k介电层的互连结构的制作方法。

背景技术

随着半导体制造技术越来越精密，集成电路也发生着重大的变革，集成在同一芯片上的元器件数量已从最初的几十、几百个增加到现在的数以百万个。为了达到复杂度和电路密度的要求，半导体集成电路芯片的制作工艺利用批量处理技术，在衬底上形成各种类型的复杂器件，并将其互相连接以具有完整的电子功能，目前大多采用具有热稳定性、抗湿性特性的二氧化硅作为金属互连线路的主要绝缘材料，金属铜则是芯片中电路互连导线的主要材料。然而相对于元件的微型化和集成度的增加，电路中导体连线数目不断的增多，使得导体连线架构中的电阻及电容所产生的寄生效应，造成了严重的传输延迟（RCDelay）。通常，互连结构的RC延迟取决于互连层之间的绝缘层的介电常数（k值）和绝缘层的厚度。对于45纳米及更先进的技术而言，工艺的趋势为采用超低k介电层作为互连层之间的绝缘层。

然而，将采用上述超低k介电层作为绝缘层的工艺相比现有的半导体工艺集成有很多的挑战，由于低k介电层本身多孔，材质较软，容易受到刻蚀、清洗或灰化工艺的损伤。

现有技术中公开了一种形成互连结构方法，如图1所示。如图1A，在提供的半导体衬底（未示出）上形成铜阻挡层100，其优选材料为氮掺杂的碳化硅（NDC）。在阻挡层100上形成低k介电层101，其中低k介电层101为没经过紫外线处理的低k介电材料，并且该低k介电材料包含有致孔剂。

如图1B中所示，采用紫外光固化工艺处理低k介电层101。紫外光固化处理工艺分解了低k介电层101中的致孔剂，在低k介电层101中形成小孔，形成多孔低k介电层102，降低其介电常数。然后在多孔低k介电层102上形成低k介电硬掩膜层103，其材料为碳掺杂的二氧化硅（Black Diamond），可以采用化学气相沉积（CVD）的方法。在低k介电硬掩膜层103上形成氧化物硬掩膜层104，其材料可以是正硅酸乙酯（TEOS），在氧化物硬掩膜层104上形成金属硬掩膜层105，其材料可以是氮化钛。在金属硬掩膜层105上形成抗反射涂层（BARC）106。采用光刻（litho）工艺在抗反射涂层106上形成具有图案的光刻胶107。

如图1C所示，根据图案化的光刻胶107依次刻蚀抗反射涂层106、金属硬掩膜层105、氧化物硬掩膜层104、低k介电硬掩膜层103、多孔低k介电层102和阻挡层100，其刻蚀的方法采用干法刻蚀。接着采用湿法清洗工艺，清洗上述结构，以去除沟槽结构表面的残留物。接着采用灰化工艺去除图案化的光刻胶107和抗反射体层106，进行干法刻蚀或湿法清洗工艺以移除金属硬掩膜层105，氧化物硬掩膜层104和低k介电硬掩膜层103，形成沟槽结构。然后，在沟槽结构中形成扩散阻挡层，使填充的铜金属与沟槽结构侧壁粘附性良好，并防止铜金属向介电层内扩散，采用物理气相沉积（PVD）的方法形成扩散阻挡层，接着在扩散阻挡层上形成铜晶种层（Cu seed layer），采用物理气相沉积（PVD）的方法形成铜晶种层，利用电化学电镀（ECP）的方法在沟槽结构内填充金属铜，以形成铜层。采用化学机械研磨（CMP）去除金属铜层高出多孔低k介电层102的部分，形成互连结构。