[发明专利]一种硅基III-V族nMOS器件的制作方法

说明书

技术领域

本发明涉及半导体领域，尤其涉及一种硅基III-V族nMOS器件的制作方法。

背景技术

根据国际半导体产业技术发展蓝图(ITRS2009)的预测，2012年MPU的物理栅长将缩小到22纳米。然而，随着集成电路技术发展到22纳米技术节点及以下时，硅集成电路技术在速度、功耗、集成度、可靠性等方面将受到一系列基本物理问题和工艺技术问题的限制，并且昂贵的生产线建设和制造成本使集成电路产业面临巨大的投资风险，传统的硅CMOS技术采用“缩小尺寸”来实现更小、更快、更廉价的逻辑与存储器件的发展模式已经难以持续。因此，ITRS清楚地指出，“后22纳米”CMOS技术将采用全新的材料、器件结构和集成技术，集成电路技术将在“后22纳米”时代面临重大技术跨越及转型。

III-V族半导体的电子迁移率远大于硅(GaAs、InAs的电子迁移率分别可达到9000cm2/(V·s)、40000cm2/(V·s)，而硅的只有1300cm2/(V·s))，它们在低场和高场下都具有优异的电子输运性能，是超高速、低功耗nMOS的理想沟道材料。为了应对集成电路技术所面临的严峻挑战，采用与硅工艺兼容的高迁移率III-V族半导体材料代替硅沟道，以大幅提高逻辑电路的开关速度并实现低功耗工作研究已成为近期全球微电子领域的前言和热点。

在Si衬底上外延高质量的III-V族半导体材料是制备Si基高迁移率nMOS的前提。GaAs是研究较为成熟的III-V族半导体材料。Si和GaAs的晶格适配较大(4.1％)，热失配也较大(Si和GaAs的热膨胀系数分别为2.59×10-6K-1，5.75×10-6K-1)，因此在异质外延时会产生大量的位错。同时，由于极性材料在非极性衬底上外延以及衬底台阶的存在，外延层中会产生大量的反相畴(Anti-phase domain，APD)，反相畴边界(Anti-phase boundary，APB)是载流子的散射和复合中心，同时在禁带引入缺陷能级。这些位错和反相畴边界会一直延伸到外延层的表面，严重影响了外延层的质量。Si基III-V族半导体材料的生长必须解决这两个问题。同时，对于半绝缘的III-V衬底，其极高的电阻率使得其成为高速微电子器件的不可或缺的性能。但是对于Si基III-V高速器件来说另一个难题是，缺乏半绝缘衬底。硅衬底比较高的电阻率一般达到103欧姆·厘米，距半绝缘的指标107欧姆·厘米，相差了四个数量级，极大的影响了高速器件的性能。

发明内容

为解决上述问题，本发明提供了一种基于半绝缘InGaP层的硅基高迁移率III-V族nMOS器件的解决方案，即通过掺铁的InGaP层来获得半绝缘层，隔断了衬底和顶部器件的电荷交流，从而为传统的SI-GaAs衬底基微电子器件与硅衬底的衔接奠定了材料基础。

本发明提供了一种硅基III-V族nMOS器件的制作方法，包括以下步骤，

步骤1：在硅衬底上，生长锗层；

步骤2：将生长了锗层的硅衬底放入MOCVD反应室中，分别生长低温成核砷化镓层和高温砷化镓层；

步骤3：停止生长，更换衬底舟和反应室内管，高温退火一定时间后，在高温砷化镓层上生长半绝缘InGaP层；

步骤4：在半绝缘InGaP层上生长薄砷化镓层以及砷化镓基nMOS结构；

步骤5：制作栅氧化物、源极、栅极和漏极，完成硅基III-V族nMOS器件的制备。

本发明的特点是：

1、采用锗层从硅过渡到III-V层，然后通过低温的砷化镓层获得高的晶格质量；

2、采用掺铁的InGaP层，获得高阻的III-V族层，与之后的nMOS结合获得电荷隔断作用。

附图说明

图1是本发明中硅衬底外延锗层后的示意图；

图2是本发明中MOCVD外延低温成核砷化镓层和高温砷化镓层后的示意图；

图3是本发明中外延半绝缘InGaP层和薄砷化镓层作为盖层后的示意图；

图4是本发明中外延砷化镓基nMOS结构后的示意图；

图5是本发明中完成制作后的nMOS器件示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

本发明公开了一种硅基III-V族nMOS的制作方法，包括以下步骤，

步骤1：在清洗好的硅衬底1上，采用超高真空化学气相沉积生长高质量的锗层2，如图1所示；