[发明专利]具有仲裁时间错误修正的异步像素阵列

权利要求书

1.一种具有仲裁时间错误修正的异步像素阵列，包括：像素阵列（1）、与所述的像素阵列（1）相连的行仲裁选择器（2）、与行仲裁选择器（2）相连的行地址编码器（3）、与所述的像素阵列（1）相连的列仲裁选择器（4）、与列仲裁选择器（4）相连的列地址编码器（5）和分别与像素阵列（1）、行地址编码器（3）、列地址编码器（5）以及外部处理模块（7）相连的外部通信准备模块（6），其特征在于，还设置有时间错误修正处理模块（8），所述的时间错误修正处理模块（8）分别连接像素阵列（1）、行地址编码器（3）、列仲裁选择器（4）、列地址编码器（5）和外部通信准备模块（6）。

2.根据权利要求1所述的具有仲裁时间错误修正的异步像素阵列，其特征在于，所述的像素阵列（1）的像素结构包括有依次连接的变化探测单元（11）、光强探测单元（12）和计数器（13），其中，所述的光强探测单元（12）还分别连接时间错误修正处理模块（8）、行仲裁选择器（2）、列仲裁选择器（4）和外部通信准备模块（6），所述的计数器（13）还连接时间错误修正处理模块（8）。

3.根据权利要求1所述的具有仲裁时间错误修正的异步像素阵列，其特征在于，所述的时间错误修正处理模块（8）包括有地址解码器（81）和多路选择器（82），所述的列仲裁选择器（4）的输出端RC分别连接地址解码器（81）和多路选择器（82）的控制端En，所述的行地址编码器（3）的输出端ROW和列地址编码器（5）的输出端COL均分别连接地址解码器（81）和多路选择器（82）的地址输入端Address，所述的地址解码器（81）的输出端连接像素阵列（1）中计数器（13）的输入端RS和CS，所述的多路选择器（82）的输入端连接像素阵列（1）中计数器（13）的输出端C，所述的多路选择器（82）的输出端Csel连接外部通信准备模块（6）的输入端。