[发明专利]数字锁相回路装置及其方法

说明书

技术领域

本发明关于数字锁相回路装置，特别关于根据控制信号及偏移信号以产生输出时脉的数字锁相回路装置。

背景技术

请参照图1，数字锁相回路装置（digital phase lock loop，DPLL）100包含：时间数字转换器（time to digital converter，TDC）110、数字回路滤波器120、数字控制振荡器（digitally controlled oscillator，DCO）130及除N电路（divide-by-N circuit）140。时间数字转换器110接收参考时脉及反馈时脉并输出代表参考时脉与反馈时脉之间的时序差的时序误差信号。数字回路滤波器120接收时序误差信号并通过过滤时序误差信号而输出控制信号。数字控制振荡器130用以接收控制信号并输出由控制信号控制的振荡频率的输出时脉。除N电路140接收输出时脉并通过将输出时脉除以N，而输出反馈时脉，其中N为整数。当参考时脉快于反馈时脉时，时序误差信号为正，其导致控制信号增加，进而造成输出时脉的频率增加，并且相应产生反馈时脉。当参考时脉慢于反馈时脉时：时序误差信号为负，其导致控制信号下降，进而造成输出时脉的频率下降，并且相应产生反馈时脉。因此，以闭回路的方式控制输出时脉的时序，使得反馈时脉的时序追踪参考时脉的时序。

时间数字转换器110为数字锁相回路装置100的重要功能区块。为了反馈时脉能精确地追踪参考时脉，时间数字转换器110必须具有高精度。时间数字转换器110将参考时脉与反馈时脉之间的时序差量化成代表时序误差信号的数字。时间数字转换器110的精度由最低有效位（least significant bit，LSB）的权重所决定。现有技艺的时间数字转换器110通常是由多个单位延迟单元的串连所构建，且最低有效位的权重由单位延迟单元的延迟所决定。在现今互补金属氧化物半导体（complementary metal-oxide semiconductor，CMOS）的技术中，单位延迟单元的延迟通常在约10ps左右。因此，时序侦测的精度限制在10ps。虽然为了寻求改善时间数字转换器的精度已下了很多努力，但仍难以在电路面积及功率消耗上无付出高代价之下达到高精度。

一种不使用时间数字转换器的数字锁相回路装置的时序侦测方法被期待的。

发明内容

为解决现有技术中的上述问题，本发明提供了一种数字锁相回路装置及其方法。

本发明提供了一种数字锁相回路装置包含：模拟数字转换器（analog-to-digital converter，ADC）、第一数字回路滤波器、偏移信号产生电路、加法器及数字控制振荡器。模拟数字转换器依据由参考时脉所定义的时序将输出时脉转换成为第一数字信号。第一数字回路滤波器接收第一数字信号及输出控制信号。偏移信号产生电路接收参考时脉及输出时脉，并根据相对于参考时脉频率的输出时脉的频率误差来输出偏移信号。加法器加总控制信号及偏移信号而产生偏移控制信号。数字控制振荡器依据偏移控制信号输出输出时脉。

在一些实施例中，偏移信号产生电路可包括频率侦测器及第二数字回路滤波器。频率侦测器接收参考时脉及输出时脉并输出代表输出时脉的频率误差的第二数字信号。其中，第二数字信号代表输出时脉的频率误差。第二数字回路滤波器接收第二数字信号及输出偏移信号。

在一些实施例中，于初始阶段时，控制信号冻结，但偏移信号具有适应性，直到输出频率的频率误差接近于零。

在一实施例中，一种数字锁相回路装置包含：模拟数字转换器、第一数字回路滤波器及数字控制振荡器。模拟数字转换器依据由参考时脉所定义的时序将输出时脉转换成为第一数字信号。第一数字回路滤波器接收第一数字信号及输出控制信号。数字控制振荡器依据控制信号输出输出时脉。

在一实施例中，一种数字锁相回路的方法包含：接收参考时脉、依照参考时脉的时序取样输出时脉的电压电平、对电压电平执行模拟数字转换来产生第一数字信号、对第一数字信号进行滤波来产生控制信号、根据相对于参考时脉频率的输出时脉的频率误差而产生偏移信号、加总控制信号与偏移信号而产生偏移控制信号、及利用偏移控制信号所控制的数字控制振荡器而产生输出时脉。

在一些实施例中，产生偏移信号的步骤可还包含：利用参考时脉的参考频率侦测输出时脉的频率来产生第二数字信号、以及通过对第二数字信号进行滤波来产生偏移信号。