[发明专利]一种半导体器件及其制备方法

说明书

技术领域

本发明涉及半导体制造领域，具体地，本发明涉及一种半导体器件及其制备方法。

背景技术

对超大规模集成电路制造产业而言，随着MOSFET(金属氧化物半导体场效应晶体管)装置尺寸的不断减小，半导体制作工艺已经进入深亚微米时代，且向超深亚微米发展，此时，半导体器件可靠性越来越直接影响着制作的IC芯片的性能和使用寿命。

在半导体器件的制作过程中，干法刻蚀、离子注入以及化学气相沉积等诸多工艺步骤均会使用等离子体，理论上，所述等离子体对外呈电中性，也就是说，正离子和负离子的数量是相等的。但实际上进入到晶圆的局部区域内的正离子和负离子并不是等量的，这就导致产生大量游离的电荷，使得暴露在等离子体环境中的金属导线或多晶硅等导体就如同天线一样，收集这些游离的电荷。这些天线的长度越长，面积越大，收集到的电荷则越多。当这些天线收集到的电荷达到一定程度的时候，就会产生放电现象，上述放电现象就是通常所说的等离子体损伤(Plasma Induced Damage，PID)效应，也称作天线效应。

对于逻辑器件（Logic product）来说，等离子体损伤(Plasma Induced Damage，PID)效应成为影响器件稳定的主要因素，其中，所述等离子体损伤(Plasma Induced Damage，PID)效应与半导体器件制备过程中NDC（氮掺杂碳化硅）覆盖层的形成有密切关联，现有技术中为了消除或者降低等离子体损伤(Plasma Induced Damage，PID)效应带来的不利影响，有选用NH₃对SiN的覆盖层进行预处理的方法，所述预处理方法可以改善所述等离子体损伤(Plasma Induced Damage，PID)效应，但是如果过度的NH₃预处理可能引起金属铜表面形成凸起（hillock）的问题。

因此，虽然现有技术中的各种方法对于等离子体损伤(Plasma Induced Damage，PID)效应有一定的效果，但是同时带来很多其他的不利因素，等离子体损伤成为器件制备过程中亟需解决的问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

本发明为了克服目前存在问题，提供了一种半导体器件的制备方法，包括：

提供半导体衬底；

在所述衬底上依次形成阻挡层、低K材料层以及掩膜叠层；

图案化所述阻挡层、所述低K材料层以及所述掩膜叠层，以形成沟槽，选用金属材料填充所述沟槽；

去除部分所述金属材料，以形成开口；

沉积金属铝并进行氧化，以在所述开口中形成氧化铝材料层。

作为优选，所述方法还包括以下步骤：

沉积第一覆盖层，以覆盖所述氧化铝材料层；

执行平坦化步骤，以去除所述掩膜叠层；

沉积第二覆盖层。

作为优选，所述第一覆盖层为NDC或SiN。

作为优选，所述第二覆盖层为NDC或SiN。

作为优选，所述金属铝的沉积方法为PVD。

作为优选，选用O₂对所述金属铝进行热处理以氧化形成氧化铝材料层。

作为优选，循环执行上述金属铝沉积和氧化的步骤。

作为优选，所述O₂的流量为100～2000sccm。

作为优选，所述热处理的压力为0.5mtorr～1atm。

作为优选，所述金属铝的氧化温度为100-450℃。

作为优选，所述金属材料为Cu。

作为优选，选用湿法冶金法去除部分所述金属材料。

作为优选，选用H₂SO₄、NaCl、H₂O₂去除部分所述金属材料。

作为优选，所述掩膜叠层包括依次沉积的黑金刚石层、TEOS层和TiN层。

作为优选，图案化所述阻挡层、低K材料层以及掩膜叠层的方法为：

在所述掩膜叠层上形成图案化的光刻胶，以所述光刻胶为掩膜，蚀刻所述阻挡层、所述低K材料层以及所述掩膜叠层，形成沟槽，然后去除所述光刻胶。

作为优选，选用金属材料填充所述沟槽之后，还包括一平坦化步骤。