[发明专利]非易失性半导体存储设备

说明书

技术领域

本说明书中所描述的实施方式涉及非易失性半导体存储设备。

背景技术

近年来，作为充当大容量数据存储介质的文件存储器的一种候选，采用电阻变化元件的存储器已经受到了关注。作为用于瞄准采用这种电阻变化存储器的大容量储存器的通用配置的一个例子，提议采用交叉点类型单元结构的一种方法，其中在相交的位线和字线的交叉点处形成存储器单元。

这种交叉点类型配置的特征在于其配置性元件通常很简单。而且，与传统的存储器单元相比，在这种交叉点类型配置中，小型化很容易，具有位于阵列中的存储器单元的单元阵列的存储密度可以增加，而且，进一步在纵向方向上采用堆叠结构使得存储器容量密度显著增加。因此，这种交叉点类型配置具有能够容易地提高存储器单元阵列的集成度的优点。

在这种交叉点类型的电阻变化存储器中，为了实现更大的容量，存储器单元阵列必须更大。在这种情况下，它面对一些问题，诸如缺陷救援效率的降级、缺陷救援替换的降级、存储器单元阵列中的运行容限的降级和由于压降等造成的运行性能容限的降级。因此，在简单地通过单个阵列配置来实现更大容量方面存在许多问题。

因此，提议把存储器单元阵列分成多个存储器阵列以减轻这些不利影响。这种被划分的阵列的最小单元在这里假定被称为“存储器垫”。当多个存储器垫以这种方式存在于存储器单元阵列中时，链接在存储器垫之间的布线线路和用于控制这些布线线路的控制系统电路成为必需的。此时，需要在每个存储器垫中的本地布线线路和分布在多个存储器垫当中的全局布线线路之间切换连接。有一个问题是对应于用于这种类型的切换的电路和对应于其控制电路的电路面积增加了，导致芯片面积的增加，这又导致晶片上的芯片产量的降低。

发明内容

本发明的实施方式实现了能够减小电路面积的非易失性半导体存储设备。

以下描述的根据一种实施方式的非易失性半导体存储设备包括配置成具有布置在其中的多个存储器垫的存储器单元阵列，每个存储器垫具有在其中位于第一条线和第二条线的交点处的存储器单元，所述存储器单元包括第一可变电阻元件。第三条线延伸穿过所述多个存储器垫。第二可变电阻元件连接在第三条线和所述多个存储器垫中的每个存储器垫的第二条线之间。

通过该实施方式，可以实现电路面积的减小。

附图说明

图1是示出根据第一种实施方式的非易失性半导体存储设备的总体配置的框图。

图2是示出存储器单元阵列11的一部分的配置的立体图。

图3是示出存储器单元MC的配置的截面图。

图4是示出第一种实施方式的非易失性半导体存储设备中的存储器单元阵列11的配置的等效电路图。

图5是示出根据第二种实施方式的非易失性半导体存储设备中的存储器单元阵列11的配置的示意图。

图6是示出第二种实施方式的非易失性半导体存储设备中的存储器单元阵列11的配置的等效电路图。

图7是示出根据第三种实施方式的非易失性半导体存储设备的总体配置的框图。

图8是示出第三种实施方式的非易失性半导体存储设备中的存储器单元阵列11的配置的等效电路图。

图9是示出第一种实施方式的变型例的非易失性半导体存储设备中的存储器单元阵列11的配置的等效电路图。

具体实施方式

以下参考附图具体描述根据本发明实施方式的非易失性半导体存储设备。

[第一种实施方式]

[总体配置]

图1是根据第一种实施方式的非易失性存储器的框图。

这种非易失性存储器包括存储器单元阵列11。存储器单元阵列11由多个存储器垫MAT1~MATn配置成。

单个存储器垫MATi配置成具有在其中布置在矩阵中的多个存储器单元MC。存储器单元MC位于多条本地位线LBL和多条字线WL的交点处。注意，每个存储器垫MAT还包括与本地位线LBL正交并与字线WL平行延伸的选通线SGL。

此外，全局位线GBL布置成穿过这些多个存储器垫MAT1~MATn。稍后描述全局位线GBL和本地位线LBL之间的连接关系。

列控制电路12连接到全局位线GBL。列控制电路12控制全局位线GBL的电位，以执行存储器单元MC的数据擦除、对存储器单元MC的数据写入和从存储器单元MC的数据读取。而且，行控制电路13连接到字线WL。行控制电路13用来控制字线WL和选通线SGL的电位。这些列控制电路12和行控制电路13配置用于执行对存储器单元阵列11的数据读取/写入的数据读取/写入电路。