[发明专利]一种在垂直硅纳米线上实现的闪存结构及其制造方法

说明书

技术领域

本发明涉及硅半导体器件制造工艺，尤其涉及在垂直硅纳米线上实现的闪存结构及其制造方法。

背景技术

现有的闪存的存储单元一般使用多晶硅作为信息存储介质的浮栅晶体管（floating gate transistor），它的信息存储原理是通过热电子注入或者FN隧穿效应使电子作为信息的载体存储在浮栅的多晶硅中。当电子注入并存储于浮栅中时，代表信息“0”；当电子从浮栅中被擦除时，代表信息“1”。浮栅晶体管的闪存技术存在着固有缺陷，如NOR（与非）芯片在45纳米技术节点以下、NAND（或非）芯片在32纳米技术节点以下，由于过薄的介电层会引起漏电，导致数据相互干扰，并出现芯片失效的问题。随着技术的进步，浮栅的材料有所变化，SONOS是一种使用氮化硅（Si3N4）作为信息存储介质的闪存结构，其各方面性能比多晶硅作为浮栅的闪存结构更为优越，比如它有更低的编程电压，更高的擦写耐久度等。SONOS主要是利用氮化硅绝缘层界面陷阱捕捉和释放电荷的方式来存取数据，它十分适用于高容量闪存芯片上，具有芯片内晶元（cell）更小、操作电压更低等优点。

NOR和NAND是两种不同的非易失性存储器单元阵列结构。一般用于代码存储的NOR闪存和一般用于大的数据存储的NOR闪存各自具有其优势。现在闪存技术的不断发展遇到的挑战是存储容量的限制--继续在现有技术和结构上增加存储容量变得越来越困难。如何采用新的技术和结构来突破存储容量的极限对业界来说是一个巨大的挑战。

传统的结构是在硅衬底上做成单个存储结构，是平面的结构，而且如果增加层数的话，需要不断重复这种结构叠加在原先的结构上，所以会有工艺成本不断增加的问题出现。为了增大NAND闪存的存储容量，一种是增加堆栈，另一种是工艺上尽可能把器件做小，来增加存储结构的密度。增加堆栈层数会使闪存的体积增大，而工艺上的器件尺寸缩小则并不那么容易，所以现在业界在寻找新的NAND闪存结构能够使存储单元的密度尽可能的增大而不需要通过更难的工艺（尺寸缩小）来达到。如果能成功开发出新的更好的NAND闪存结构，能够缩减存储单元所占用的空间尺寸大小，再加上使用增加叠层来增大容量，将会使闪存的存储容量大大提升。

硅纳米线晶体管是一种新型器件结构。目前国内外初步报道的硅纳米线结构晶体管拥有优异的亚阈值特性、载流子迁移率以及关态特性，能够很好的抑制短沟道效应。较之传统的硅平面器件，一维准弹道输运的纳米线MOSFET表现出很强的缩小尺寸优势，如果其现有的一些制造技术中的问题得到逐步解决，纳米线晶体管对实现半导体路线图的既定目标将表现出极大的潜力。

硅纳米线的制备技术按其导电沟道平行或垂直于衬底分为平面和垂直两种。垂直型的一个主要的优势在于其沟道长度不是靠光刻来定义，而是使用像外延生长技术或者层沉积技术（layer deposition）这样的能够在纳米级尺度很好的控制膜厚的技术来定义。

中国专利（申请号：CN102086024A）公开了一种硅纳米线的制备方法，包括如下步骤：在单晶体硅衬底上沉积第一二氧化硅层；光刻定义硅纳米线的宽度，刻蚀第一二氧化硅层，刻蚀剩余的第一二氧化硅层为掩膜刻蚀单晶体硅衬底形成硅纳米线条；沉积第二二氧化硅层和氮化硅层；刻蚀氮化硅层，是刻蚀剩余的氮化硅层形成硅纳米线条的侧墙；刻蚀第二二氧化硅层直至硅纳米线条的底部暴露；去除硅纳米线条的氮化硅侧墙；刻蚀硅纳米线条底部暴露的硅，使得硅纳米线条的底部被镂空形成悬空的硅纳米线；去除硅纳米线四周剩余的第一、第二二氧化硅层。本发明的硅纳米线的制备方法能够在单晶体硅衬底上自顶向下制备硅纳米线。

如果将技术上很有优势的SONOS结构的闪存在新型的硅纳米线结构之上实现，就能够将两者的优势结合起来，得到具有优越特性的硅纳米线SONOS闪存结构，突破上述的浮栅晶体管以及现有的大容量NAND闪存的存储容量有限的技术瓶颈，极大超越现有闪存的存储容量极限。

发明内容

鉴于上述问题，本发明提供一种在垂直硅纳米线上实现的闪存结构及其制造方法。

本发明解决技术问题所采用的技术方案为：

一种实现闪存结构的方法，其中，包括如下步骤：

在一硅衬底的上表面依次沉积底部氧化物层和硅层；

部分去除所述硅层，于所述底部氧化物层的上表面形成至少一个垂直硅纳米线结构；

制备第一掩埋氧化层覆盖所述底部连接结构，且部分所述上部纵向结构被埋于所述第一掩埋氧化层之中；

对暴露的所述上部纵向结构进行主杂质离子注入工艺，于暴露的所述上部纵向结构中形成至少两层主杂质硅层；