[发明专利]具有活动和非活动执行核心的多核处理器

说明书

本申请是申请日为2006年3月15日，申请号200610067781.1、名称为“具有活动和非活动执行核心的多核处理器”的申请的分案申请。

技术领域

本发明属于数据处理的领域，更具体地说，属于数据处理装置中的冗余性领域。

背景技术

通常，数据处理装置的冗余性已被用来提高容错能力、可靠性和产率。计算机已经由诸如数据存储盘一类的冗余元件来构建，以在发生硬件故障的情况下防止数据丢失。计算机还可以由诸如处理器芯片一类的冗余元件来构建，以对使用中发生故障的元件进行自动替换，或者通过以“锁步（lockstep）”方式执行指令，即通过冗余地执行指令而进行检错。一些计算机芯片，例如存储器包括可排列为阵列的电路系统，这些芯片已经由冗余列来构建，它们可被用来替换包括制造缺陷或者使用后发生故障的列。然而，处理器芯片内冗余性的使用已受到处理器中晶体管布局的稠密、不规则特性的限制。

发明内容

为解决以上技术问题，本发明公开了具有活动和非活动执行核心（core）的多核处理器及其相关方法和系统。根据本发明的一个方面，提供了一种装置，包括：在单个集成电路上具有多个执行核心的处理器；以及，多个核心标识寄存器，每个核心标识寄存器对应于所述多个执行核心中的一个核心，用以标识所述多个执行核心中对应的一个核心是否为活动的。

根据本发明的另一个方面，提供了一种方法，包括：确定多核处理器的备用核心将被激活；以及配置所述多核处理器以激活所述备用核心。

根据本发明的又一个方面，提供了一种方法，包括：调度第一程序以在多核处理器的第一核心上执行；在所述第一核心上执行所述第一程序；重配置所述多核处理器，以将所述第一核心的标识映射到第二核心；调度第二程序以在所述第一核心上执行；以及在所述第二核心上执行所述第二程序。

根据本发明的再一个方面，提供了一种系统，包括：动态随机访问存储器；在单个集成电路上具有多个执行核心的处理器；以及，多个核心标识寄存器，每个核心标识寄存器对应于所述多个执行核心中的一个核心，用以标识所述多个执行核心中对应的一个核心是否为活动的。

附图说明

在附图中以示例而非限制的方式图示说明了本发明。

图1根据本发明的实施例图示了一种具有活动和非活动执行核心的多核处理器。

图2根据本发明的实施例图示了一种包括重配置多核处理器以激活备用核心的方法。

图3根据本发明的实施例图示了一种包括具有活动和非活动执行核心的多核处理器的系统。

具体实施方式

以下的说明部分描述了其中多核处理器具有活动和非活动执行核心的数据处理装置、方法和系统的实施例。在以下描述中，可以阐述大量具体的细节，例如组件和系统配置，以提供对本发明更加完整的理解。然而，本领域的技术人员将会理解，没有这些具体的细节也可以实现本发明。此外，没有详细描述某些公知的结构、电路、技术等，以免不必要地模糊了本发明。

图1根据本发明的实施例图示了多核处理器100。一般而言，多核处理器是包括一个以上执行核心的单个集成电路。一个执行核心包括用于执行指令的逻辑。除了执行核心外，多核处理器在本发明的范围内还可以包括专用或共享资源的任意组合。专用资源可以是单个核心专用的资源，例如专用一级缓存（level one cache），或者可以是多个核心的任意子集专用的资源。共享资源可以是由所有核心共享的资源，例如共享二级缓存（level two cache）或者支持多核处理器和另一个组件之间接口的共享外部总线单元，或者可以是由多个核心的任意子集共享的资源。

多核处理器100具有五个执行核心110、120、130、140和150以及五个核心标识（ID）寄存器111、121、131、141和151。多核处理器100还包括由核心110、120、130、140和150通过内部总线180共享的缓存160和外部总线单元170。

执行核心110、120、130、140和150被设计成相同的。每个核心能够独立地执行与多核处理器100兼容的指令。然而，在该实施例中，多核处理器100被设计用于一个只有三个执行核心的系统环境。多核处理器100的五个执行核心中有两个核心是希望用来提高容错能力、可靠性、产率或其他参数，如将会再下面进行的描述。因此，核心标识寄存器111、121、131、141和151可以标识核心110、120、130、140和150中的哪些是活动的。