[发明专利]产生时钟信号的方法

说明书

相关申请的交叉引用

本申请是2012年6月29日提交的序列号为13/538,276的美国专利申请的延续，后者要求2012年2月10日提交的序列号为61/597,491的美国临时专利申请的优先权，其公开内容在此引入作为参考。

技术领域

本领域一般地涉及用于产生时钟信号的电路和方法，具体地说，涉及用于针对数字和混合信号系统使用高分辨率相位插值器架构产生时钟信号的电路和方法。

背景技术

在许多数字和混合信号电路中，时钟信号产生是一项重要的功能，因为在此类系统中获得高性能通常需要具有精确相位的时钟。此类系统的实例包括锁相环和延迟锁相环、时钟和数据恢复电路、时间交错模数转换器（ADC）等。相位插值器通常用于通过两个输入时钟信号产生具有可调相位的输出时钟。相位插值器通常使用数字控制位确定作为两个输入时钟的相位加权和的输出时钟相位。

传统上，使用电流型逻辑（CML）电路实现具有高相位分辨率的插值器。具体地说，通过标准CML型插值器，首先使用转换速率限制电路预处理两个输入时钟，然后将它们输入到插值器核心，所述插值器核心对两个转换速率限制输入时钟信号的相位进行插值。两个转换速率限制输入时钟相位之间的插值由CML电路的尾电流的相对大小确定，所述相对大小可以通过电流型数模转换器（DAC）设置。插值中的高相位分辨率可以通过采用高分辨率DAC以直接方式获得。

当系统中的时钟信号通过CML级别分布时，CML相位插值器是一种方便的选择。在诸如高速I/O宏之类的较新系统中，采用CMOS（轨到轨）时钟分布而不是CML时钟分布，以便提高电源效率。在这种情况下，使用CML相位插值器时，在插值器之前需要CMOS到CML转换器，在插值器之后需要CML到CMOS转换器。此外，还可以使用预处理转换速率限制器维护插值中的良好线性。所有这些额外电路的复杂性增加了电路成本（例如，芯片区域、电源），从而减少了CML相位插值器解决方案的吸引力。

由于这些原因，需要具有一种直接操作并产生CMOS轨到轨时钟信号的相位插值器。可以通过将由不同时钟相位驱动的多个CMOS反相器的输出端连线在一起实现简单的CMOS相位插值器。在此电路实施方式中，将两个输入时钟相位馈送到具有不同强度的多个三态反相器，这些三态反相器使用n位控制字开启或关闭。这些控制字的总数可以保持不变，其中输出时钟相位取决于这些控制字的相对值。

通常，通过CMOS插值器获得的插值线性不如通过CML相位插值器获得的插值线性好，尤其是在输入相位间隔相对宽（例如90度或更大）的情况下。此外，CMOS插值器难以获得高相位分辨率。实际上，由于区域和电源考虑事项通常限制可以接入的反相器数量，因此产生的插值的量化相对粗糙。

发明内容

本发明的示例性实施例通常包括用于产生时钟信号的电路和方法，具体地说，包括用于针对数字和混合信号系统使用高分辨率相位插值器技术产生时钟信号的电路和方法。本发明的示例性实施例提供了可以直接操作并产生CMOS轨到轨时钟信号的相位插值电路和方法。

在本发明的一个示例性实施例中，相位插值器电路包括插值器核心，其通过在第一输入时钟信号相位和第二输入时钟信号相位之间插值产生输出时钟信号，其中所述第一输入时钟信号相位早于所述第二输入时钟信号相位。所述插值器核心通过以下操作执行插值：检测到达所述第一输入时钟信号的边缘，并且响应于所述检测，可切换地将第一电流源连接到输出节点以施加第一电流，所述第一电流为所述输出节点的电容充电至小于或等于电压比较器电路的切换阈值的电压电平。所述插值器核心通过以下操作进一步执行插值：检测到达所述第二输入时钟信号的边缘，并且响应于所述检测，可切换地将第二电流源连接到所述输出节点以施加第二电流，所述第二电流为所述输出节点的所述电容充电至超过所述电压比较器电路的所述切换阈值的电压电平。所述相位插值器电路进一步包括控制器，其控制所述第一电流源以产生具有可变大小的第一电流，选择所述第一电流以调整为所述输出节点上的所述电容充电至超过所述电压比较器电路的所述切换阈值的电压电平的时间，并且因此调整从所述电压比较器电路输出的所述输出时钟信号的相移。