[发明专利]一种可实现亚阈值工作的列交错SRAM结构

说明书

技术领域

本发明涉及半导体集成电路，具体涉及一种可实现亚阈值工作的列交错静态随机访问存储器（Static Random Access Memory，SRAM）结构。

背景技术

为了实现SRAM的超低功耗，亚阈值SRAM的设计近几年成为研究热点。单端读取的8管和10管SRAM单元结构被相继提出，这些存储单元可以实现SRAM的亚阈值工作，达到低压、低功耗的效果；但是这些单元的低压工作方式使得它们在SRAM阵列中难以实现列交错，只能将一个字的所有位相邻排列，如图1所示，一行存储单元由两个逻辑字10和11组成，构成每个逻辑字的三位存储单元相邻排列，这样会导致一个逻辑字的多位存储单元易受粒子撞击影响，增加了SRAM的软错误率，而这个问题在低压SRAM设计中更为突出。为了解决这个问题，一种有效的方法就是采用SRAM列交错的阵列结构，如图2所示，两个逻辑字10和11的存储单元交叉排列，这样减小了每个逻辑字出现多位数据错误的概率，降低了SRAM的软错误率，另外还可以实现灵敏放大器的复用，提高SRAM的面积效率。为了实现亚阈值SRAM的列交错结构，在2011年JSSC上发表的《A LargeσV_TH/VDD Tolerant Zigzag8T SRAM With Area-EfficientDecoupled Differential Sensing and Fast Write-Back Scheme》中，采用了“写回”技术解决SRAM低压写操作的“半选中干扰”问题，从而实现亚阈值SRAM的列交错结构。但是该方法在每次写操作之前都要先进行读操作，降低了SRAM的存取速度。IK Joon Chang等人在2009年JSSC上提出差分结构的10管亚阈值SRAM单元，写操作时通过单独控制每一列存储单元的存取管，实现SRAM列交错的阵列结构。这种设计的不足之处是10管存储单元结构复杂，单元面积过大，不利于SRAM的面积效率。国内关于亚阈值SRAM的设计研究非常少，复旦大学、东南大学、安徽大学等研究机构主要集中在基本的6管单元SRAM的稳定性、可靠性研究。

发明内容

本发明针对上述问题，设计了一种可实现亚阈值工作的列交错SRAM结构，用来实现SRAM列交错，减小SRAM的软错误率，提高SRAM的面积效率。该结构与亚阈值SRAM电路兼容，解决了亚阈值SRAM的列交错问题。

为了实现上述目的，本发明采用如下技术方案：

一种可实现亚阈值工作的列交错SRAM结构，包括锁存型写驱动电路、SRAM存储单元阵列、行译码电路、列译码电路和灵敏放大器和读出电路；所述锁存型写驱动电路与SRAM存储单元阵列的位线和位线非连接，行译码电路与SRAM存储单元阵列连接，列译码电路与锁存型写驱动电路连接，灵敏放大器和读出电路与SRAM存储单元阵列的读位线连接；SRAM存储单元阵列由若干亚阈值SRAM基本存储单元组成，SRAM存储单元阵列采用列交错的排列方式。

本发明进一步的改进在于：SRAM存储单元阵列的每一行由M个逻辑字组成，每个逻辑字包括N位亚阈值SRAM基本存储单元，其中M和N均为正整数；锁存型写驱动电路包括第一反相器、第二反相器、传输门和M个锁存器；读写使能输入线通过第一反相器连接传输门的两个控制端；写入数据输入线连接传输门的输入端；每个锁存器均由四个二输入与非门构成，所述四个二输入与非门包括第一与非门、第二与非门、第三与非门和第四与非门；第一与非门的输出端连接第三与非门的第一输入端，第三与非门的输出端和第四与非门的第一输入端连接对应亚阈值SRAM基本存储单元的位线，第二与非门的输出端连接第四与非门的第二输入端，第四与非门的输出端和第三与非门的第二输入端连接对应亚阈值SRAM基本存储单元的位线非；传输门的输出端直接连接每个锁存器的第一与非门的第一输入端，传输门的输出端通过第二反相器连接每个锁存器的第二与非门的第二输入端；第一与非门的第二输入端和第二与非门的第一输入端连接列译码电路。

本发明进一步的改进在于：一个锁存器连接一个对应的亚阈值SRAM基本存储单元；一个锁存型写驱动电路中的所有锁存器对应连接不同逻辑字的亚阈值SRAM基本存储单元。

本发明进一步的改进在于：使用时，首先通过写入数据输入线把写入数据送到传输门的输出端，锁存型写驱动电路的M个锁存器根据列译码电路的列译码结果确定M个锁存器中一个锁存器被选中传输数据，其它锁存器未被选中保持锁定状态。