[发明专利]有限域平方计算电路

说明书

技术领域

本发明大体上涉及一种纠错译码电路。更具体地，本发明指示一种具有低延时特性的Berlekamp-Massey(BM)迭代译码电路，用于实现高速NandFlash存储设备的BCH纠错译码器，也可以应用于通信系统中的BCH纠错译码器。 

背景技术

BCH码是1959年由Hocquenghem，1960年由Bose和Chandhari分别独立提出的一种能纠正多个随机错误的循环码；BCH码是迄今为止所发现的一类很好的线性纠错码类，它的纠错能力强，被广泛应用于电子通信信息领域。 

近年来随着工艺的进步，线宽降低，Nand Flash的存储密度不断增大，而产生错误的概率也越来越大。目前新一代的MLC(Multi-level cell)Nand Flash已经由需要纠正4位(bit)错误提高到需要纠正8位(bit)错误，这就使得Nand Flash控制器需要采用纠错能力更强的BCH码。 

现有的BCH译码过程通常分为3步，第一步，接收输入码字，计算校正子；第二步，基于校正子，利用无逆运算的BM(Inversionless BM)算法计算错误位置方程；第三步，利用错误位置方程搜索错误位置，以对错误值进行纠错。然而BCH码的纠错能力越强，BCH解码器的设计就越复杂，解码所需时间就越长；尤其是BCH中BM迭代译码步骤的延时是与纠错能力的平方成正比的。在高速固态存储系统中，BCH解码的延时直接导致存储系统的带宽和IOPS(I/O operations per second)的降低，整个存储系统的延时增大，上层软件的IO操作等待时间变长。所以在高纠错能力下，如何有效降低BM 算法带来的延时，已经成为本领域最为关注的问题之一。 

中国专利申请200910024526.2(CN101488762A)公开了“一种面积紧凑且快速的BCH并行译码方法”，采用一轮多拍方式迭代运算错误位置多项式，通过状态机控制单元的配置逻辑与状态机相结合来复用由一个二输入有限域乘法器和一个有限域加法器组成的计算单元。 

中国专利申请200910046088.X(CN101478314A)公开了一种“根据Nand Flash多余空间来配置纠错能力的BCH解码器”，采用无逆简化BM算法迭代算法模块，求解出错误位置方程的各系数；并使用多个无限域乘法器，实现偶数伴随式的计算，无逆运算的BM算法。 

以上两篇专利中所涉及到的译码电路，都存在较大译码延时。中国专利申请200910024526.2中采用状态机的控制方式反复调用一个有限域计算单元，计算延时过大，另外电路中众多的伴随式和错误多项式系数的排序是通过状态机来判断并输入给计算单元的，因此需要采用庞大的多路选通器来实现，这种实现方式将造成电路占用面积过大。中国专利申请200910046088.X中的迭代译码电路采用串行迭代方式，解码所需要的延时较大。 

发明内容

本发明公开一种高速、低延时的BM(Berlekamp-Massey)迭代译码电路，目的在于解决传统BCH译码器中BM迭代译码环节，在纠错位个数增多情况下，速度变慢，延时增大的问题。 

为了解决上述目的，本发明所采用伴随式计算处理电路和并行迭代译码电路，节省了BCH译码算法的计算量，加快了译码速度；减少了传统BM迭代译码所需的时钟周期个数和电路逻辑门数。为高速Nand Flash存储设备提供纠错能力强，延时小，纠错数据吞吐量大的BM迭代译码电路。 

本发明实现了一种用于BCH译码器的高速低延时BM迭代译码电路，包括奇数伴随式计算电路(102)、偶数伴随式逐次计算及伴 随式排序电路(104)以及并行迭代译码电路(106)； 

所述奇数伴随式计算电路(102)用于接收BCH编码的输入数据，以及计算所述BCH编码的输入数据的奇数伴随式；