[发明专利]一种带有滤波整形电路的盲过采样时钟数据恢复电路

权利要求书

1.一种带有滤波整形电路的盲过采样时钟数据恢复电路，其特征在于所述的盲过采样时钟数据恢复电路包括由并行过采样模块构成的接收器（1）；由同步调整电路（21）、滤波整形电路（22）、鉴相编码电路（23）、控制电路（24）、数据选择电路（25）构成的数据恢复电路（2）；由鉴频鉴相器（PFD）、电荷泵（CP）、环路滤波器（LF）、分频器（/M）、多相位压控振荡器（VCO）构成的锁相环（3）；其中同步调整电路（21）的输入端直接与接收器（1）相连，输出端接滤波整形电路（22），滤波整形电路（22）的输出端分两路，一路接鉴相编码电路（26），另一路接数据选择电路（27），控制电路（24）分别与鉴相编码电路和数据选择电路连接；在锁相环（3）中，鉴频鉴相器（PFD）、电荷泵（CP）、环路滤波器（LF）、分频器（/M）顺序连接构成一个环路，环路滤波器（LF）的输出端接多相位压控振荡器（VCO），多相位压控振荡器（VCO）的输出端接接收器（1）。

2.按照权利要求1所述的带有滤波整形电路的盲过采样时钟数据恢复电路，其特征在于：该滤波整形电路包括3个11位寄存器阵列、 9个加法器阵列、9个数据选择电路阵列和1个9位输出寄存器，其中，寄存器阵列包括即第一寄存器reg1、第二寄存器reg2、第三寄存器reg3；

同步调整后得到的11位数据PBit4、PBit5、PBit6、PBit7、PBit8、Bit1、Bit2、Bit3、Bit4、Bit5、Bit6分别存入三个寄存器的相应位置，PBit表示前一采样数据流中的数据，Bit表示当前采样数据流中的数据；

在三个寄存器下面的是9个3输入2输出的加法器，将第一寄存器的PBit6、第二寄存器的PBit5和第三寄存器的PBit4与第一加法器的输入端相连，将第一寄存器的PBit7、第二寄存器的PBit6和第三寄存器的PBit5与第二加法器的输入端相连，将第一寄存器的PBit8、第二寄存器的PBit7和第三寄存器的PBit6与第三加法器的输入端相连，将第一寄存器的Bit1、第二寄存器的PBit8和第三寄存器的PBit7与第四加法器的输入端相连，将第一寄存器的Bit2、第二寄存器的Bit1和第三寄存器的PBit8与第五加法器的输入端相连，将第一寄存器的Bit3、第二寄存器的Bit2和第三寄存器的Bit1与第六加法器的输入端相连，将第一寄存器的Bit4、第二寄存器的Bit3和第三寄存器的Bit2与第七加法器的输入端相连，将第一寄存器的Bit5、第二寄存器的Bit4和第三寄存器的Bit3与第八加法器的输入端相连，最后将第一寄存器的Bit6、第二寄存器的Bit5和第三寄存器的Bit4与第九加法器的输入端相连，在每个加法器下端接一个2输入1输出的数据选择模块，将第一加法器的输出H1、L1与第一数据选择模块的输入端相连，将第二加法器的输出H2、L2与第二数据选择模块的输入端相连，将第三加法器的输出H3、L3与第三数据选择模块的输入端相连，将第四加法器的输出H4、L4与第四数据选择模块的输入端相连，将第五加法器的输出H5、L5与第五数据选择模块的输入端相连，将第六加法器的输出H6、L6与第六数据选择模块的输入端相连，将第七加法器的输出H7、L7与第七数据选择模块的输入端相连，将第八加法器的输出H8、L8与第八数据选择模块的输入端相连，将第九加法器的输出H9、L9与第九数据选择模块的输入端相连，最后，将9个数据选择模块一共9个输出与最下端的输出寄存器相连，这样就构成了本滤波整形电路。