[发明专利]SiGe体区纵向1T-DRAM器件及其制造方法

说明书

本发明提供了一种基于SiGe能带工程的纵向纳米柱1T‑DRAM器件和阵列，采用了纵向的纳米柱晶体管，使用外延形成的叠层分别为沟道区和漏区，对沟道区和漏区的设计提供了大的空间，这对于1T‑DRAM性能的提升提供很多实施方案；同时，纵向晶体管的结构有利于SiGe沟道区的集成，采用外延SiGe做为沟道区，利用SiGe与Si价带的差，在沟道区制造了空穴的势阱，能有效提高1T‑DRAM的读取1状态与读取0状态间的电流差。

技术领域

本发明涉及半导体器件及其制造方法领域，尤其涉及一种基于SiGe能带工程的纵向高集成度晶体管结构以及其制造方法。

背景技术

随着半导体集成电路器件特征尺寸的不断缩小，传统1T/1C嵌入式DRAM单元尺寸在缩小，其电容的面积随着按比例缩小(scaling down)变得越来越困难，制备工艺也越来越复杂，与逻辑器件工艺的兼容性越来越差。因此，与逻辑器件兼容性良好的无电容式DRAM(Capacitorless DRAM)将在VLSI的高性能嵌入式DRAM领域具有良好发展前景。其中利用浮体效应(floating body effect)的1T-DRAM(One Transistor Dynamic Random AccessMemory)为1T-DRAM的主要实现方式。

1T-DRAM一般为一个SOI浮体(floating body)晶体管，当对其体区充电，即体区空穴的积累来完成写“1”，这时由于体区孔穴积累而造成衬底效应，导致晶体管的阈值电压降低。当对其体区放电，即通过体漏PN结正偏将其体区积累的孔穴放掉来完成写“0”，这时衬底效应消失，阈值电压恢复正常，开启电流增大。而读操作是读取该晶体管开启状态时的源漏电流，由于“1”和“0”状态的阈值电压不同，两者源漏电流也不一样，当较大时即表示读出的是“1”，而较小时即表示读出的是“0”。

目前，向体区充电的机制主要分为：利用在饱和区的碰撞电离激发寄生BJT效应来在体区积累空穴和采用GIDL效应使体区积累空穴。相比较而言，利用碰撞电离效应的1T-DRAM，由于具有更高的速度和良好的可靠性而成为研究热点。

目前实现IT-DRAM的结构一般是基于SOI的平面结构，而SOI平面结构的1T-DRAM存在的主要问题是：体区电势受到体区与源和漏的孔穴势垒限制。由于常规硅半导体禁带宽度有限，体区电势的变化受到限制，阈值电压的变化较小，这使得读出的信号电流较小。此外SOI的衬底与目前广泛应用的体硅工艺不兼容，并且存在不易散热的问题。

发明内容

本发明针对现有VLSI技术中嵌入式DRAM领域具有良好发展前景的无电容式1T-DRAM单元结构，提出一种基于SiGe能带工程的高集成度的纵向纳米柱1T-DRAM器件和阵列及其制造方法。本发明对1T-DRAM进行优化，利用纵向纳米柱晶体管实现浮体效应，并采用易集成的外延SiGe体区，因此在缩小单元面积、提高集成度的同时，能够增大信号裕度。

根据本发明的一个方面，本发明提供一种半导体器件制造方法，其中，包括如下步骤：

步骤1，在衬底上形成N+掺杂层作为晶体管的源极区域；

步骤2，在所述衬底上外延形成SiGe层；

步骤3，使用第一层掩膜版，刻蚀所述SiGe层，形成SiGe纳米柱作为晶体管的沟道区域；

步骤4，沉积Si帽层；

步骤5，沉积第一层间介质层；

步骤6，使用第二层掩膜版，对所述第一层间介质层进行刻蚀；

步骤7，依次沉积高K栅介质材料层和金属栅极材料层；

步骤8，采用CMP工艺，除去部分所述第一层间介质层、所述高K栅介质材料层和所述金属栅极材料层，直至暴露出所述Si帽层的上表面，剩余的所述金属栅极材料层形成为金属栅极也即字线；