[发明专利]描画方法和制造物品的方法

说明书

技术领域

本发明涉及利用带电粒子束的描画方法，和制造物品的方法。

背景技术

随着半导体集成电路的封装密度的增大，和半导体器件的小型化，期望加速光刻技术的发展。当随着光刻技术的进步，最小图案尺寸接近于用于曝光的光源的波长时，在相邻图案之间发生非有意的光的相互作用。不过，虽然光刻工艺中使用的光源的波长保持在193nm，但是最小图案尺寸目前已接近22nm。随着最小图案尺寸和用于光刻工艺的光的波长之间的差异的增大，光刻工艺的可靠性降低。

当相互作用时，来自用于光刻法的掩模上的各个图案的光束产生干涉条纹。归因于与由相邻图案产生的干涉条纹相关的各种因素，可能意外地在晶片上形成非有意的图案，或者可能偶然除去所需的图案。在任一情况下，会通过曝光形成与所期望图案不同的图案，从而导致器件损坏。诸如光学邻近效应校正(OPC)之类的校正方法用来预测相邻图案对彼此的影响，并校正掩模，以便通过曝光形成所期望图案。不过，随着最小图案变得更加细微，光相互作用变得更复杂，从而伴随这种趋势，在光学邻近效应校正中，光相互作用的预测质量降低。

作为解决上述问题的一种方法，在Proc.of SPIE,Vol.7641,764109-1中提出一种规定具有恒定的宽度并且沿着限定方向延伸的图案的器件设计规则(下面称为1D布局)。下面将参考图10描述一种实际的制造方法。图10示出利用配备波长193nm的光源和浸渍光学系统的曝光设备的22nm代SRAM栅极单元的光刻工艺。下面将描述该工艺中的步骤。

[步骤1]利用曝光设备，曝光形成具有44nm的半节距的线条和空间图案。

[步骤2]在直接处理曝光形成的图案，或者处理底层之后，在整个表面上各向同性地形成膜，然后进行各向异性蚀刻，以形成具有半节距为22nm的线条和空间图案，并且使侧壁，即，图案的轮廓完好的硬掩模。在步骤2中，采用利用侧壁的双重图案化技术。

[步骤3]在硬掩模上涂覆抗蚀剂，通过曝光，在抗蚀剂上形成切孔图案。

[步骤4]化学处理曝光形成的切孔图案，使之缩小。

[步骤5]再次进行各向异性蚀刻，从而形成具有所期望的栅极单元图案的硬掩模。

下面将参考图9C描述1D布局的形状。图9C示出隔离区和栅极区。栅极区是在隔离区上形成的。在每个隔离区中，形成一维(1D)线条和空间图案(L/S)以沿着X方向延伸，同时每个栅极区中，形成一维(1D)线条和空间图案(L/S)以沿着Y方向延伸。在这种情况下，将在把隔离区定义为底层时，描述栅极区。为了形成各种晶体管，必须利用切割图案，切割栅极区。这需要其中按照尺寸精确度和重叠精确度，防止利用切割图案切割的栅极区的Y向端部进入活性区域的条件。当发生对活性区的这种进入时，左右栅极之间的待隔离的源极/漏极(S/D)区短路，如图9A中所示。在X方向，切割图案必须整个覆盖栅极区的切割部分，并且必须不接触相邻的栅极区，如图9B中所示。注意，可以相互连接相邻的切割图案。按照这种方式，切割图案既不需要相对于在底层中形成的图案被对称布置，也不需要相互具有对称性。只要上述条件被满足，布置就具有给定的自由度，不需要具有给定的规则性。

即使当采用包括波长193nm的光源和浸渍光学系统的曝光设备时，也必须使用双重图案化技术来形成半节距为22nm的线条和空间图案，从而也难以通过曝光形成切孔图案。这使得必须增加如步骤4中那样，缩小形成的图案的步骤。结果，掩模和步骤的数目增大，因而光刻工艺的生产能力降低，导致成本升高和可靠性降低。

发明内容

本发明提供一种提高生产能力的描画方法。

在其第一方面，本发明提供一种利用带电粒子束描画设备，在多个第一线状图案上描画多个切割图案的方法，所述多个第一线状图案被布置成沿着第一方向延伸，并且所述多个第一线状图案在垂直于第一方向的第二方向按预先确定的节距P对准，其中这样描画所述多个切割图案，以致在第二方向彼此相邻的每对切割图案的中心之间在第二方向的间隔Ai(i是指定切割图案对的编号)满足以下关系：

Ai=m₁X(m₁=1,2,3,...)

其中X是通过节距P定义的尺寸。