[发明专利]芯片装置、多层芯片装置及其制造方法

说明书

相关申请的交叉引用

本申请要求于2012年7月18日在韩国知识产权局申请的韩国专利申请No.10-2012-0078422的优先权，在此通过引用将该申请的全部内容并入本申请中。

技术领域

本发明涉及一种芯片装置、多层芯片装置及其制造方法。

背景技术

感应器（一种多层芯片元件）是能够通过与电阻器和电容器一起包括在电子电路内来从信号中消除噪声的典型的无源元件。

多层芯片式感应器可以通过印刷并堆叠导电图案以在磁性物质或电介质物质内形成线圈来制造。多层芯片感应器具有多层形成有导电图案的磁性层堆叠于其中的结构。在多层芯片式感应器内的内部导电图案通过形成在各磁性层中的转接电极（via electrode）顺序连接，以在芯片内形成线圈结构从而达到例如目标的感应系数特性和阻抗特性。

同时，随着电子设备变小变轻，简化功率感应器结构的需求增加。特别地，对小巧、高性能的感应器的需求增加。

[现有技术文献]

日本专利公开No.2001-155950

发明内容

本发明的一方面提供了一种具有优良的电性能同时小型化的芯片装置以及制造该芯片装置的方法。

本发明的另一个方面提供了具有优良的电感特性同时容易批量化生产的芯片装置以及制造该芯片装置的方法。

根据本发明的一个方面，提供了一种多层芯片装置，该多层芯片装置包括：多层本体，该多层本体包括堆叠在该多层本体中的多个内磁性层；内电极层，该内电极层形成在所述多层本体内；外磁性层，该外磁性层堆叠在所述多层本体的上表面和下表面中的至少一者上；以及外电极，该外电极形成在所述多层本体和所述外磁性层的外侧，并且该外电极与所述内电极层电连接，所述外磁性层的长度比所述内磁性层的长度短。

根据本发明的另一个方面，提供了一种多层芯片装置的制造方法，该方法包括：准备多个内磁性层，该内磁性层中形成有导电图案和转接电极；通过堆叠所述多个内磁性层形成多层本体，从而通过使形成在每一个所述内磁性层中的所述导电图案的端部与形成在相邻的第一个磁性层中的所述转接电极接触来形成线圈部分；将外磁性层堆叠在所述多层本体的上表面和下表面中的至少一者上；以及在多层的所述外磁性层和所述多层本体的外侧形成外电极，其中所述外磁性层比所述内磁性层短。

根据本发明的另一个方面，提供了一种多层芯片装置的制造方法，该方法包括：准备多个内磁性层，该内磁性层包括形成在其中的导电图案和转接电极；通过堆叠所述多个内磁性层形成多层本体，从而通过使形成在每一个所述内磁性层中的导电图案的端部与形成在相邻的所述内磁性层中的所述转接电极接触来形成线圈部分；将外磁性层堆叠在所述多层本体的上表面和下表面中的至少一者上；部分地去除多层的所述外磁性层的沿长度方向的两端；以及在所述多层本体的外侧和所述两端被部分地去除的所述外磁性层的外侧形成外电极。

根据本发明的另一个方面，提供了一种芯片装置，该芯片装置包括：支撑基板；线圈，该线圈形成在所述支撑基板的两个表面上；磁性本体，该磁性本体包括所述线圈和所述支撑基板，并且该磁性本体由磁性物质形成；外磁性层，该外磁性层形成在所述磁性本体的上表面和下表面中的至少一者上；以及外电极，该外电极形成在所述多层本体和所述外磁性层的外侧，并且该外电极与所述线圈电连接，其中所述外磁性层的长度比所述磁性本体的长度短。

附图说明

通过下面结合附图的详细说明，本发明的上述和其它方面、特征以及其它优点将会更加清楚地得到理解，其中：

图1是根据本发明的实施方式的多层芯片感应器的局部剖视立体图；

图2是图1中的多层芯片感应器的堆叠外观的示意性地立体分解图；

图3是显示形成在图1中的磁性层上的导电图案的外观的平面示意图；

图4A和图4B是沿图1中的Ⅴ-Ⅴ’线剖切的示意性的剖视图；

图5是根据本发明的另一种实施方式的多层感应器的剖视图；

图6A至图6C是图解根据本发明的实施方式的多层感应器的制造方法的视图；

图7A至图7D是图解根据本发明的另一种实施方式的多层感应器的制造方法的视图；

图8A至图8C是显示根据本发明的另一种实施方式的感应器的视图；以及

图9是沿图8中的U-U’线剖切的示意性的剖视图。

具体实施方式