[发明专利]一种半导体器件及其制备方法

说明书

技术领域

本发明涉及半导体领域，具体地，本发明涉及一种半导体器件及其制备方法。

背景技术

在集成电路制造领域，随着CMOS晶体管的从节点到节点不断缩小，尤其是在20nm及以下的工艺中，器件性能的提高成为必然。

现有技术中有很多方法来提高半导体器件的性能，例如提高半导体器件中电子的流动性，在众多方法中应变硅（strain silicon）受到更多的关注，而且在实际工艺中得到实现和应用，例如在PMOS晶体管中通过在PMOS的源漏上形成SiGe来增加应力，以提高器件的性能，同样在NMOS晶体管中形成SiC来提高器件的性能，例如形成“U”型的凹陷可以提高SiC的应力，进而使器件的性能提高6%-32%，同时器件中叠层中形成的堆栈的断层位错（Stack fault dislocation）也可以提高器件的性能。

现有技术中制备较高性能的半导体器件的方法通常包括以下步骤：首先形成栅极叠层，蚀刻所述叠层形成虚拟栅极，然后在所述虚拟栅极的侧壁上形成偏移侧壁，在形成所述偏移侧壁后形成轻掺杂漏区（Lightly Doped Drain，LDD）结构，然后在所述偏移侧壁上形成间隙壁，接着进行源漏注入等步骤，为了进一步提高器件的性能，在晶体管PMOS区域的源漏上形成SiGe的应力层，然后在NMOS区域中形成凹陷，然后在所述凹陷中外延生长Si同时进行原位掺杂，以提高NMOS区域性能，最后形成金属栅极，同时在源漏上形成接触塞，通过所述方法来提高器件的性能。

通过现有技术中提供的方法可以在一定程度上提高半导体器件的性能，但是上述技术均针对20nm及以上的器件，当器件尺寸降至20nm以下时，如何制备所述器件，成为一个亟需解决的问题，而且随着半导体技术的不断发展，亟需开发新的技术以进一步提高器件的性能。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

本发明为了克服目前存在问题，提供了一种半导体器件的制备方法，包括：

提供半导体衬底；

在所述衬底上形成虚拟栅极结构；

在所述虚拟栅极结构的侧壁上形成偏移侧壁；

在所述虚拟栅极结构两侧的所述衬底中执行LDD离子注入，以形成轻掺杂源漏；

在所述偏移侧壁上形成间隙壁；

在所述虚拟栅极结构两侧的所述衬底中执行源漏离子注入，以形成源漏区；

在所述衬底上执行应力记忆技术步骤；

在所述源漏区上外延生长SiC层，以形成抬升的SiC源漏极；

在所述衬底上形成接触孔蚀刻停止层；

去除所述虚拟栅极中的多晶硅层，并形成金属栅极；

其中，在所述LDD离子注入或所述源漏离子注入的步骤中，在所述源漏区中形成位错。

作为优选，所述源漏离子注入采用预非晶化掺杂和共同离子注入方法的组合。

作为优选，所述半导体衬底中包含NMOS区域和PMOS区域。

作为优选，所述方法还包括以下步骤：

在所述PMOS区域的源漏区形成凹陷并外延生长SiGe层。

作为优选，所述半导体器件为NMOS。

作为优选，所述应力记忆技术步骤包括：形成应力层、执行退火步骤，然后去除所述应力层。

作为优选，外延生长SiC层的同时进行原位掺杂磷或砷。

作为优选，所述方法还包括在所述SiC源漏极上形成接触塞的步骤。

本发明还提供了一种半导体器件，包括：

半导体衬底；

源漏区，位于所述半导体衬底中，所述源漏区具有位错；

源漏极，包括位于所述源漏区上的SiC层，为抬升的SiC源漏极。

作为优选，所述器件还包括位于源漏区之间的金属栅极。