[发明专利]用于数据解码的设备和方法

说明书

提供一种用于数据解码的设备和方法，所述设备包括：至少一个处理器块、至少一个硬件块以及存储器处理单元，其中，所述存储器处理单元用于控制所述至少一个处理器块或所述至少一个硬件块访问存储器并以最小的延迟读取或写数据。

本申请要求在2012年2月27日提交至韩国知识产权局的第10-2012-0019524号韩国专利申请的优先权利益，其公开以引用的方式并入本文。

技术领域

实施例涉及一种用于降低带宽的数据解码设备和方法。

背景技术

通常，在解码期间，包括在解码设备中的处理器块和硬件块针对外部存储器发送或接收数据。

当处理器块与存储器之间的数据量增加时，由于直接存储器存取(DMA)设置等待时间(latency)和访问等待时间，导致数据传输率降低，从而劣化系统性能。

当至少两个处理器块和硬件块同时向存储器请求数据传输时，可能不会根据最佳编码顺序来执行数据传输。因此，会延迟解码。

使用多个处理器块和硬件块的通用解码设备可使用在每个处理器块和每个硬件块中提供的DMA控制器来访问存储器。由于通用解码设备通常以矩形形式来传输数据，所以在一个水平行的数据被传输后，开销被产生，直到下一行数据的传输，相应地，增加了数据传输时间。

当在通用解码设备中，至少两个处理器块或硬件块向存储器请求传输时，由于解码设备与存储器之间的通信未被定义，因此仅根据由DMA控制器设置的顺序来执行数据传输。

发明内容

根据一个或多个实施例的一方面，提供一种数据解码设备，其包括：至少一个处理器块、至少一个硬件块、以及存储器处理单元，其中，所述存储器处理单元控制所述至少一个处理器块或所述至少一个硬件块访问存储器并以最小的延迟读取或写数据。

根据一个或多个实施例的一方面，提供一种数据解码设备，包括：至少一个处理器块、至少一个硬件块、以及存储器处理单元，其中，所述存储器处理单元用于控制所述至少一个处理器块或所述至少一个硬件块访问存储器并以最小的延迟读取或写数据。

所述存储器处理单元可控制并行地将数据写入DRAM以及从DRAM读取数据。

所述存储器处理单元可包括：仲裁单元，用于从所述至少一个处理器块或所述至少一个硬件块选择用于写数据的块；存储器控制单元，用于将所选择的至少一个处理器块的数据或所选择的至少一个硬件块的数据传输到内部缓冲器；以及分片单元，用于对所选择的至少一个处理器块的数据或所选择的至少一个硬件块的数据进行分片(tile)，使得从所述至少一个处理器块或所述至少一个硬件块传输到内部缓冲器的数据段(data piece)的数量被最大化。存储器控制单元可将分片数据存储在存储器中。

所述存储器处理单元可包括：仲裁单元，用于从所述至少一个处理器块或所述至少一个硬件块选择用于读取数据的块；存储器控制单元，用于将要被所选择的处理器块或硬件块读取的分片数据存储在内部缓冲器或高速缓冲存储器中；去分片单元，用于对分片数据进行去分片(untile)，使得传输到所述至少一个处理器块或所述至少一个硬件块的数据段的数量被最大化。存储器控制单元可将去分片数据传输到所选择的处理器块或硬件块。

存储器控制单元可对去分片数据进行填充(pad)并将填充后的数据传输到所选择的处理器块或硬件块。

仲裁单元可在考虑所述至少一个处理器块和所述至少一个硬件块的数据传输顺序的情况下，选择用于读取或写数据的块。

所述至少一个处理器块中的每一个或所述至少一个硬件块中的每一个可包括存储器读取级别寄存器和存储器写入级别寄存器。

当针对所述至少一个处理器块或所述至少一个硬件块的数据读命令被接收时，仲裁单元可增加接收所述数据读命令的块的存储器读取级别寄存器值。