[发明专利]三维量子阱晶体管及其形成方法

说明书

技术领域

本发明涉及半导体技术领域，特别涉及一种三维量子阱晶体管及其形成方法。

背景技术

在通常的MOS器件中，沟道区域是通过对半导体衬底进行掺杂而形成的，多数载流子与电离杂质共同存在，多数载流子在迁移过程中会受到电离杂质的散射，从而使载流子的迁移率减小，器件性能降低。而且随着半导体器件尺寸的不断缩小，短沟道效应严重影响晶体管的性能。

高电子迁移率晶体管（HEMT）的沟道区域是由异质结形成的，所述异质结由未被掺杂的量子阱层和位于量子阱层表面的势垒层组成，存在于量子阱层中在水平面内迁移的二维电子气作为晶体管的载流子。由于所述量子阱层未被掺杂，所以所述二维电子气不受电离杂质的散射影响，迁移率较高，可以有效提高器件的性能，抑制短沟道效应，降低阈值电压。

所述高电子迁移率晶体管，由于其栅极对位于栅极侧墙下方的沟道延伸区域控制能力较弱，造成沟道区域的二维电子气密度不均匀、沟道区域电阻较高而影响器件的性能。

更多关于高电子迁移率晶体管的形成方法，请参考公开号为US2005/0133816A1的美国专利文件。

发明内容

本发明解决的问题是提供一种三维量子阱晶体管及其形成方法，降低沟道区域电阻，提高所述三维量子阱晶体管的性能。

为解决上述问题，本发明的技术方案提供了一种三维量子阱晶体管的形成方法，包括：提供半导体衬底；在所述半导体衬底表面形成绝缘的缓冲层；刻蚀所述缓冲层，形成鳍部；在所述半导体衬底表面形成绝缘层，所述绝缘层表面低于鳍部的顶部；在所述鳍部表面形成量子阱层和位于量子阱层表面的势垒层；在所述绝缘层表面和势垒层表面形成横跨所述鳍部的栅极结构，所述栅极结构包括位于绝缘层表面和势垒层表面的栅介质层和位于所述栅介质层表面的栅极；在所述栅极结构两侧形成侧墙；在所述栅极结构两侧的鳍部内形成凹槽，使所述侧墙悬空；在所述凹槽内形成源极和漏极，所述源极和漏极的一侧边缘与栅极结构的边缘对齐。

可选的，在所述栅极结构两侧的鳍部内形成凹槽，使侧墙悬空的方法包括：采用干法刻蚀工艺，以所述栅极结构和侧墙作为掩膜，依次向下刻蚀所述势垒层、量子阱层、鳍部，然后采用湿法刻蚀工艺，去除侧墙下方的部分势垒层、部分量子阱层和部分鳍部，使侧墙悬空。

可选的，所述半导体衬底晶面为（111）。

可选的，所述缓冲层的材料为AlN，所述缓冲层的厚度范围为1微米~2微米。

可选的，所述量子阱层的材料为III-V族化合物或II-VI族化合物。

可选的，所述量子阱层的材料为GaN、AlGaN、InGaN或Ge，所述量子阱层的厚度范围为10纳米~100纳米。

可选的，所述势垒层的材料为III-V族化合物或II-VI族化合物。

可选的，所述势垒层的材料包括AlN、AlGaN或AlInN，所述势垒层的厚度范围为1纳米~10纳米。

可选的，还包括，在形成所述栅极结构之前，在所述势垒层表面形成盖帽层，所述盖帽层的厚度范围为1纳米~3纳米，所述盖帽层的材料为GaN。

可选的，所述源极和漏极的材料为N型掺杂的GaN。

可选的，还包括在所述源极和漏极表面形成金属电极，所述金属电极的材料为NiAu或CrAu。

为解决上述问题，本发明的技术方案还提供了一种三维量子阱晶体管，包括：半导体衬底；位于半导体衬底表面的鳍部和绝缘层，所述绝缘层的表面低于鳍部的顶部；位于鳍部表面的量子阱层；位于量子阱层表面的势垒层；位于绝缘层表面和势垒层表面的横跨所述鳍部的栅极结构，所述栅极结构包括位于绝缘层表面和势垒层表面的栅介质层和位于栅介质层表面的栅极；位于所述栅极结构两侧的鳍部内的源极和漏极，所述源极和漏极的一侧边缘与栅极结构的边缘对齐；位于栅极结构两侧且位于源极和漏极表面的侧墙。

可选的，所述半导体衬底晶面为（111）。

可选的，所述鳍部的材料为AlN，所述鳍部的高度范围为1微米~2微米。

可选的，所述量子阱层的材料为III-V族化合物或II-VI族化合物。

可选的，所述量子阱层的材料为GaN、AlGaN、InGaN或Ge，所述量子阱层的厚度范围为10纳米~100纳米。

可选的，所述势垒层的材料包括AlN、AlGaN或AlInN，所述势垒层的厚度范围为1纳米~10纳米。

可选的，所述源极和漏极的材料为N型掺杂的GaN。

可选的，还包括，位于源极和漏极表面的金属电极，所述金属电极的材料为NiAu或CrAu。