[发明专利]一种处理器内置存储器

说明书

技术领域

本发明属于集成电路技术领域，具体指的是一种处理器内置存储器。

背景技术

随着移动通信，移动物联网等技术的发展，人们对处理器的处理速度和功耗的要求越来越高，因此，对其内置存储器的功耗和速率的要求也越来越高。尤其是在移动通信领域，随着人们对传输数据带宽的要求的提高，对于核心芯片中所采用的处理器的实时处理各种通信协议的能力要求也是大大提高，其所处理的中间数据量也大幅的提升，而同时系统对芯片功耗的要求却卡得更严。这对芯片中所用的数据存储器的要求不仅是提供高速大容量数据交换，同时对低功耗也更迫切。在一个典型的处理器设计中，内置数据存储器已经是芯片中消耗最大的功能块。

当前随着半导体工艺的发展，一个处理器的运算单元的速度提高的很快，而存储器的速度的提高往往落后运算单元速度的提高，存储器的速度成为整个处理器运算速度的瓶颈。为了提高存储器的速度就必须增大存储单元器件的尺寸，加大存储器读写电路的电流，而这又会增加功耗。因此，如何能发现一种方法其既能提高处理器对内置存储器的读写速度而又能降低功耗已经成了当前设计高速低耗处理器的重要课题。

发明内容

本发明针对上述问题，提供一种处理器内置存储器，以合理利用读写速率比较低的低功耗存储模块，进而降低处理器的功耗并提高处理器的整体运算速度。

为了解决上述问题，本发明采用的技术方案如下：

一种处理器内置存储器，所述处理器内置存储器包括三个存储器群，所述三个存储器群分别由三个相同频率的时钟驱动，三个时钟之间的相位差是120度，且这三个时钟的频率是处理器时钟频率的三分之一；

所述处理器内置存储器与处理器之间有地址解码、存储器块选择、读写控制逻辑和锁相环分频器电路；

所述三个时钟驱动内置存储器，使内置存储器运行在处理器运算单元三分之一的时钟频率下而又不影响处理单元对存储器进行读写操作的速率；由于每个存储块的运行速率是处理器时钟频率的三分之一，因此对每个存储块的速度要求就降低到了三分之一，因而可以选用读写速率比较低的低功耗存储块；

所述处理器内置存储器的每个存储群含有的存储器块的数量为两个以上，每个存储群中的各个存储器块之间并行连接；所述内置存储器按照处理器的指令要求进行不同字节的数据读写；

所述处理器根据字节地址来选择存储块的读写并对没有被选中的存储块的时钟进行停止操作；所述处理器对当前读写的存储器群中选中的存储块输送时钟，并对当前未选中的其他存储块和未选中的存储群进行时钟停止操作控制，降低了整个内置存储器的功耗。

本发明的有益效果是：本发明提供了一种处理器内置存储器，所述处理器内置存储器包括三个存储器群，所述三个存储器群分别由三个相同频率的时钟驱动，所述处理器内置存储器的每个存储块运行速率是处理器时钟频率的三分之一，对每个存储块的速度要求降低到了处理器速度的三分之一，因而可以选用读写速率比较低的低功耗存储块；所述处理器对当前读写的存储群中的存储块输送相应的时钟，并对当前未选中的存储块进行时钟停止操作控制，从而有效降低了整个内置存储器的功耗。

附图说明

图1为本发明提供存储器电路的逻辑框图。

图2为本发明提供的存储群的内部存储器逻辑图。

图3为本发明提供时钟产生电路和波形。

图4为本发明提供的三相存储器的存储群及存储群中的单个存储块地址分配示意图。

具体实施方式

本发明所述一种处理器内置存储器，下面结合说明书附图对本发明的具体实施方式做详细描述。

本发明提供一种处理器内置存储器，所述存储器包括三个时钟分别驱动的存储群，所述三个时钟的频率完全相同，但三个时钟之间的相位差为120度。

图1给出了采用三相时钟驱动的数据存储器电路的逻辑框图，该电路共有3存储器群。图2是每个群内部的存储器块的逻辑图。从图中可见整个存储器共有3m个存储器块m为大于等于1的自然数。每个存储器块的数据字长是8n位n为大于等于1的自然数。存储块MP0₀，MP0₁，……，MP0_m由时钟Clock_P0驱动。存储块MP1₀，MP1₁，……，MP1_m由时钟Clock_P1驱动。存储块MP2₀，MP2₁，……，MP2_m由时钟Clock_P2驱动。