[发明专利]多通道抗干扰数字采样装置

说明书

技术领域

本发明涉及一种多通道抗干扰数字采样装置，应用于北斗卫星导航多通道的抗干扰设计。 

背景技术

现有的卫星导航抗干扰处理系统核心的指标就是干信比的要求，而其硬件设计最核心是部分就是数字处理部分的硬件设计。首先要想达到更高干信比要求就需要数字处理部分ADC（模数转换器）的动态范围的性能更高，对于ADC选择，越高的动态范围就意味着ADC的有效位数越多。 

而目前技术而言，高位数的ADC要想使其动态范围达到最好的效果就需要其外部采样时钟具有地抖动的特性。其次，多路并行的数字采样电路其一致性越高后端数字处理的准确性就越高，每路之间采样时钟的一致性就需要较高的要求，通道数越多一致性就越难保证。 

本发明重点针对ADC的高动态性及其采样时钟的低抖动，多通道并行的高一致性要求进行设计。相比现有多数设计，本方案能够做到较高的干信比，同时多个通道间采样时钟能做到零延时的高一致性，其性能优势明显。 

发明内容

为了克服ADC采样动态范围的不足，提供一种多通道抗干扰数字采样装置，该装置在16位ADC的基础上，采用超低抖动的采样时钟来达到其动态范围的最大化，同时一个多通道输出的延迟可变时钟芯片来保证每路采样时钟的一致性， 装置灵活性高，结构简单，具有较高的同步性及较高的动态范围。 

多通道抗干扰数字采样装置，包括： 

一若干个多路并行的ADC构成的模数转换器组， 

以及与模数转换器组连通的FPGA，所述模数转换器组将多通道并行射频前端接收的多通道并行的模拟信号，转换为可供FPGA处理的数字信号， 

所述模数转换器组还连通一为ADC提供可调延迟的采样时钟信号的时钟芯片，所述时钟芯片的采样时钟信号分为多路并行输出给ADC芯片。 

在本发明的优选的一个实施例中，所述时钟芯片的输入端连接一恒温晶振，为所述时钟芯片提供参考基准频率。 

在本发明的优选的一个实施例中，每个采样时钟信号进入每个ADC的延迟通过设置时钟芯片的参数做到各通道相互间小于1ns的延迟。 

在本发明的优选的一个实施例中，所述恒温晶振为10M恒温晶振。 

通过上述技术方案，本发明的有益效果是： 

使用多路并行的AD9265，16位的ADC高采样速率芯片，由10M恒温晶振加9250多路输出的时钟芯片产生可调延迟，低抖动的高质量的采样时钟信号提供给ADC进行数据转换。 

使ADC的信噪比达到了其性能的较高值，即高动态范围，这样在系统前端射频增益一定的情况下，就能够保证较大的干信比。 

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。 

图1为本发明的工作原理图。 

图2为本发明的时钟抖动与信噪比的关系图。 

具体实施方式

为了使本发明实现的技术手段、创作特征、达成目的与功效易于明白了解，下面结合具体图示，进一步阐述本发明。 

结合图1该装置主要有3部分组成：10M的恒温晶振、低抖动的多路输出时钟芯片9520、AD9265高采样速率的16位ADC芯片。 

每一部分功能如下： 

10M恒温晶振：提供整个系统的参考基准频率。 

9520时钟芯片：将10M恒温晶振产生的参考基准变换为ADC芯片采样需要的频率，并分为多路并行输出给ADC芯片。 

AD9265：将射频前端接收的多通道并行的模拟信号，转换为可供FPGA（现场可编程门阵列）处理的数字信号。 

下面结合参照图1对本方案做详细叙述。 

步骤一：采用恒温晶振产生抖动在300fs左右的10M参考信号，进入到9520的时钟芯片。 

步骤二：通过芯片内部的设置产生62M的采样时钟信号，该芯片附加了一个200fs左右的时钟抖动，是的最终输出的信号抖动值在0.5ps左右，通过芯片内部将时钟信号分为12路同时输出，12路时钟分别进入12个ADC内部，设置9520可将12路时钟之间的延迟全部同步，这样12个ADC就可以用同样的时序去采集数据，最终保持了12路数据的高同步性。