[发明专利]校准时间数位转换器不匹配的方法以及装置

说明书

【技术领域】

本发明关于时间数位转换器(time-to-digital converter，TDC)，且该时间数位转换器是一全数位锁相回路(all-digital phase-locked loop，ADPLL)的一部分，尤指一种校准时间数位转换器的不匹配的方法以及相关装置。

【背景技术】

在多重射频(multi-radio)系统单芯片(system on chip,SoC)中，全数字锁相回路(all-digital phase-locked loop,ADPLL)是一种非常受欢迎的技术，特别是相较于传统的模拟锁相回路电路，全数字锁相回路的电路占用较小的芯片面积和功率消耗。举例来说，全数字锁相回路包含有一数字控制振荡器(digitally-controlled oscillator,DCO)、一时间数字转换器(time-to-digital converter，TDC)以及一数字回路滤波器(digital loop filter)。该时间数字转换器是用来测量时戳(timestamp)的一个重要电路模块，且该量测结果为一有限长度的数字字符（word）。该时间数字转换器在该全数字锁相回路中被当作如同模拟锁相回路中的一相位/频率侦测器以及一电荷泵(charge pump)来使用。数字电路的好处就是可以轻易地对该时间数字转换器进行程式化和校准，因此该时间数字转换器相当适合被应用在该全数字锁相回路中。近来随着深次微米互补式金氧半导体(deep-submicron CMOS)技术的发展，可以使用一个简单的反向器链(inverter chain)来实现该时间数字转换器，其中每一反向器提供一稳定的延迟时间。当该时间数字转换器成为该全数字锁相回路的一主要元件时，该时间数字转换器的增益和线性度都会显著地影响该全数字锁相回路的品质。因此有需要提出一个创新的设计来精确地校准该时间数字转换器的增益和非线性度，且该设计不会增加过多额外的侦测和补偿电路。

【发明内容】

有鉴于此，有必要提出校准时间数字转换器不匹配的方法以及装置。

根据本发明的第一实施例，提出一种校准一时间数字转换器的不匹配的示范性方法，包含有：撷取多个相位误差取样；计算该多个相位误差取样和该多个相位误差取样的一期望值之间的差；以及基于该计算的差来调整该时间数字转换器的校正增益。

根据本发明的第二实施例，提出一种校准一时间数字转换器的不匹配的方法，包含有：撷取多个时间数字转换器输出码取样；储存多个分别对应不同时间数字转换器数值的累加值，其中每一累加值记录该时间数字转换器输出码取样挟带一时间数字转换器数值的次数；基于该累加值来计算一所需值；计算该累加值和该所需值之间的差；以及基于该计算的差来调整该时间数字转换器的校正增益。

根据本发明的第三实施例，提出一种用来校准一时间数字转换器的不匹配的装置，包含有：一第一撷取电路，用来撷取多个相位误差取样；以及一第一调整电路，用来计算该多个相位误差取样和该多个相位误差取样的一期望值之间的差，并且基于该差来调整该时间数字转换器的校正增益。

根据本发明的第四实施例，提出一种用来校准一时间数字转换器的不匹配的装置，包含有：一撷取电路，用来撷取多个时间数字转换器输出码取样，并且储存多个分别对应不同时间数字转换器数值的累加值，其中每一累加值记录该时间数字转换器输出码取样挟带一时间数字转换器数值的次数；一计算电路，用来基于该累加值来计算一所需值；以及一调整电路，用来计算该累加值和该所需值之间的差，并且基于该差来调整该时间数字转换器的校正增益。

上述校准时间数字转换器不匹配的方法及装置提出使用熟知的全数字锁相回路电路来处理时间数字转换器的非线性和增益的校准。换句话说，熟知全数字锁相回路电路的一部份被重复利用来校准时间数字转换器的非线性和增益，如此一来，可节省晶片面积和功率消耗。

【附图说明】

图1为依据本发明第一示范性实施例的全数字锁相回路的架构图。

图2为时间数字转换器正规化增益误差的影响的示意图。

图3为依据本发明第二示范性实施例的一种全数字锁相回路的架构图。

图4为依据本发明第三示范性实施例的一种全数字锁相回路的架构图。

图5为依据本发明第四示范性实施例的一种全数字锁相回路的架构图。

图6为频率参考时钟的时钟周期与时间数字转换器输出码的数字值之间关系的示意图。