[发明专利]校准时间数字转换器增益的方法以及装置

说明书

【技术领域】

本发明关于时间数字转换器(time-to-digital converter，TDC)，其可以是全数字锁相回路(all-digital phase-locked loop，ADPLL)的一部分，尤指一种校准时间数字转换器增益的方法以及相关装置。

【背景技术】

在多重射频(multi-radio)系统单芯片(system on chip,SoC)中，全数字锁相回路(all-digital phase-locked loop,ADPLL)是一种非常受欢迎的技术，特别是相较于传统的模拟锁相回路电路，全数字锁相回路的电路占用较小的芯片面积和功率消耗。举例来说，全数字锁相回路包含有一数字控制振荡器(digitally-controlledoscillator,DCO)、一时间数字转换器(time-to-digital converter，TDC)以及一数字回路滤波器(digital loop filter)。该时间数字转换器是用来测量时戳(timestamp)的一个重要电路模块，且该量测结果为一有限长度的数字字符（word）。该时间数字转换器在该全数字锁相回路中被当作如同模拟锁相回路中的一相位/频率侦测器以及一电荷泵(charge pump)来使用。数字电路的好处就是可以轻易地对该时间数字转换器进行程式化和校准，因此该时间数字转换器相当适合被应用在该全数字锁相回路中。近来随着深次微米互补式金氧半导体(deep-submicron CMOS)技术的发展，可以使用一个简单的反向器链(inverter chain)来实现该时间数字转换器，其中每一反向器提供一稳定的延迟时间。当该时间数字转换器成为该全数字锁相回路的一主要元件时，该时间数字转换器的增益和线性度都会显著地影响该全数字锁相回路的品质。因此有需要提出一个创新的设计来精确地校准该时间数字转换器的增益和非线性度，且该设计不会增加过多额外的侦测和补偿电路。

【发明内容】

有鉴于此，有必要提出校准时间数字转换器增益的方法以及装置。

根据本发明的第一实施例，提出一种校准一时间数字转换器的增益的示范性方法，包含有：撷取一时间数字转换器输出取样；计算因应该时间数字转换器输出取样的一梯度(gradient)；以及基于该计算的梯度来调整一时间数字转换器的正规化增益(normalizing gain)。

根据本发明的第二实施例，提出一种校准一时间数字转换器的增益的示范性方法，包含有：撷取一相位误差，其来自于一时间数字转换器输出取样、一参考相位以及一可变相位；计算因应该相位误差的一梯度；以及基于该计算的梯度来调整一时间数字转换器的正规化增益。

根据本发明的第三实施例，提出一种校准一时间数字转换器的增益的示范性装置。该示范性装置包含有一撷取电路以及一增益调整电路。该撷取电路用来撷取一时间数字转换器输出取样。该增益调整电路用来计算因应该时间数字转换器输出取样的一梯度，并且基于该梯度来调整一时间数字转换器的正规化增益。

根据本发明的第四实施例，提出一种校准一时间数字转换器的增益的示范性装置。该示范性装置包含有一撷取电路以及一增益调整电路。该撷取电路用来撷取一相位误差，其来自于一时间数字转换器输出取样、一参考相位以及一可变相位。该增益调整电路用来计算因应该相位误差的一梯度，并且基于该计算的梯度来调整一时间数字转换器的正规化增益。

上述校准时间数字转换器的增益的方法及装置提出使用熟知的全数字锁相回路电路来处理时间数字转换器的增益的校准，换句话说，熟知的全数字锁相回路电路的一部分可被重复利用来校准时间数字转换器的增益，如此一来，可节省芯片面积和功率消耗。

【附图说明】

图1为依据本发明第一示范性实施例的全数字锁相回路的架构图。

图2为时间数字转换器正规化增益误差的影响的示意图。

图3为依据本发明第二示范性实施例的一种全数字锁相回路的架构图。

图4为依据本发明第三示范性实施例的一种全数字锁相回路的架构图。

图5为依据本发明第四示范性实施例的一种全数字锁相回路的架构图。

图6为频率参考时钟的时钟周期与时间数字转换器输出码的数字值之间关系的示意图。

图7为本发明依据第五示范性实施例的一种全数字锁相回路的架构图。

图8为本发明依据第六示范性实施例的一种全数字锁相回路的架构图。