[发明专利]静电放电保护电路

说明书

本申请要求2012年1月18号提交的第10-2012-0005909号的韩国专利申请的优先权，所述韩国专利申请的公开内容通过引用被全部包含于此。

背景技术

本公开涉及一种用于防止由于静电的产生而导致内部元件损坏的静电放电保护电路。

为了实现以高速运行的数字接口，可以使用以比提供给集成电路(IC)的高电源电压低的电压运行的介质栅极氧化物晶体管(medium gate oxide transistor)，同时也使用厚栅极氧化物晶体管来在具有所述电源电压的IC中提供接口。在这种情况下，IC中实现了不同类型的晶体管，因此使得制造程序变得复杂，并且提高了造价。

另外，由于半导体IC中的静电放电(ESD)引起的静电电流倾向于集中在晶体管最薄弱的部位，熔化可能发生在结、接触部分或者栅氧化层上，从而导致故障。结果，由于介质栅极氧化物晶体管使用了薄栅氧化层，所以长期可靠性不能保证。

发明内容

根据本发明的一些实施例，提供一种静电放电(ESD)保护电路，包括：第一电源线，被配置为提供第一电源电压；第二电源线，被配置为提供第二电源电压；地线，连接到地电压端子；至少两个堆叠的晶体管(stack transistor)，串联连接在第一电源线与地线之间；第一电阻，连接在第一电源线与第一节点之间；第一晶体管和第一电容器，串联连接在第一节点与所述地线之间；第二晶体管，连接在第二电源线与第二节点之间，并且具有连接到地线的栅极；第三晶体管，连接在第一电源线与第三节点之间，并且具有连接到第一节点的栅极；反相器，连接在第三节点与地线之间，并且具有连接到第二节点的输入；第四晶体管，连接到第一电源线，并具有连接到第二节点的栅极；第五晶体管，连接在第二电源线与第三节点之间，并具有连接到第四晶体管的端子的栅极。

所述第一晶体管的栅极可连接所述第三节点。

所述至少两个堆叠的晶体管可包括：第六晶体管，连接到所述第一电源线，并具有连接到所述第三节点的栅极；第七晶体管，连接在所述第六晶体管与所述地线之间，并具有连接到所述反相器的输出节点的栅极。

所述反相器可包括：第八晶体管，连接在所述第三节点和对应于所述反相器的所述输出节点的第四节点之间；第九晶体管，连接在所述第四节点与所述地线之间。

第二晶体管、第三晶体管和第八晶体管中的每个晶体管可为p沟道金属氧化物半导体(PMOS)晶体管。第一晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管和第九晶体管中的每个晶体管可以为n沟道金属氧化物半导体(NMOS)晶体管。

所述ESD保护电路还可包括第二电阻，第二电阻连接在所述第二晶体管的所述栅极与地线之间。

可从外部将所述第一电源电压施加到ESD保护电路，所述第二电源电压可由所述第一电源电压产生。

所述ESD保护电路还可包括分压器，分压器被配置为对所述第一电源电压进行分压并产生所述第二电源电压。

所述ESD保护电路还可包括连接在所述第一电源线和所述第四晶体管的另一端子之间的至少一个电阻。

根据其他实施例，提供一种ESD保护电路，包括：第一电源线，被配置为提供第一电源电压；第二电源线，被配置为提供第二电源电压；地线，连接到地电压端子；堆栈电路，包括串联连接在所述第一电源线与地线之间的至少两个晶体管，以承受第一电源电压或对所述第一电源电压进行放电；ESD脉冲检测器电路，被配置为检测在所述第一电源线与地线之间的静电电流；反相器控制器电路，连接在所述第二电源线与地线之间，被配置为输出低于所述第二电源电压的第一信号；反相器单元，连接在所述第一电源线与地线之间，并被配置为输出通过使所述第一信号反相而获得的第二信号，并将所述第二信号施加到包括在所述堆栈单元中的多个晶体管中的一个晶体管；栅极偏置电路，被配置为将通过根据所述第一电源电压而改变所述第二电源电压来获得的第三信号施加到包括在所述堆栈单元中的另一晶体管和所述ESD脉冲检测器电路上。

附图说明

通过参照附图来详细描述本公开的示例性实施例，本公开的上述和其他特点和优点将会变得更加明显，附图中：

图1是根据一些示例性实施例的静电放电(ESD)保护电路的电路图；

图2是根据另一些示例性实施例的ESD保护电路的电路图；

图3是根据再一些示例性实施例的ESD保护电路的电路图；

图4是根据其它示例性实施例的ESD保护电路的电路图；