[发明专利]基于VFI优化的C-to-RTL综合方法

说明书

技术领域

本发明涉及硬件设计自动化技术领域，具体涉及一种流水线划分、模块并行以及VFI（Voltage-Frequency Islands，电压频率岛）分配优化的且面向ASIC硬件设计的C-to-RTL综合方法。

背景技术

在集成电路界，ASIC（Application Specific Integrated Circui，专用集成电路）被认为是一种为专门目的而设计的集成电路。ASIC的特点是面向特定用户的需求，ASIC在批量生产时与通用集成电路相比具有体积更小、功耗更低、可靠性提高、性能提高、保密性增强、成本降低等优点。

ASIC硬件设计，C-to-RTL综合是非常有优势的；C-to-RTL综合是指将算法描述层的C程序直接转换为晶体管层（Register transfer level）的HDL（硬件描述语言）程序，属于硬件设计自动化中高层次综合的一种。通过C-to-RTL综合技术可以快速自动的完成传统需要人工耗费大量时间的HDL设计工作。总体来讲，C-to-RTL综合有如下优势：（1）、缩短了硬件设计时间、简化了设计难度，这使得它成为解决高速增长的硬件设计需求与低速增长的设计能力之间矛盾的有效途径；（2）、拉近了软件设计和硬件设计的距离，使得软硬件协同设计得到支持。鉴于上述优势，C-to-RTL综合无论在学术界还是在工业界都得到了广泛的关注。

然而现存的C-to-RTL综合技术依然存在着很多没有解决的问题，例如：（1）、在综合大规模C程序时，综合结果的质量很不理想；（2）、用户无法对综合结果的性能（吞吐率、面积以及功耗等）做出优化设置以及给定约束条件；（3）、在系统层面对功耗的优化力度很不理想，尤其体现在面向ASIC的设计中；（4）、该技术目前没有对VFI设计的支持。造成这些问题的根本原因主要在于：高层次或系统级的硬件架构的设计与优化并没有被考虑以及C语言无法表达硬件中的时序、并行、架构等。

综上所述，一种能够对流水线划分、模块并行以及VFI分配优化的C-to-RTL综合方法是亟待提供的。

发明内容

（一）要解决的技术问题

本发明的目的在于提供一种流水线划分、模块并行及VFI分配优化的C-to-RTL综合方法，用于在面向ASIC设计的C-to-RTL综合过程中，同时对流水线划分、模块并行及VFI分配进行优化，从而增强C-to-RTL综合技术实用性以及适用范围，为硬件设计提供有力的技术支持。

（二）技术方案

本发明技术方案如下：

一种基于VFI优化的C-to-RTL综合方法，包括步骤：

S1.分别综合C程序中每一个待综合函数并获取综合后函数参数；

S2.设定优化目标及约束条件；

S3.结合所述函数参数以及优化目标和约束条件，确定流水线模块划分、模块并行程度以及VFI分配；

S4.综合流水线划分后得到模块并根据所述模块并行程度进行模块并行；

S5.结合所述VFI分配将并行的各个模块连接为整体系统。

优选的，所述待综合函数的连接拓扑关系为直线型。

优选的，所述函数参数包括函数运算周期、运算数据量、面积功耗以及其支持的最高频率。

优选的，所述优化目标包括吞吐率最大化、面积最小化以及功耗最小化；所述约束条件包括吞吐率约束、面积约束以及功耗约束。

优选的，所述步骤S3中，根据混合整数线性规划方法，结合所述函数参数以及优化目标和约束条件，确定流水线模块划分、模块并行程度以及VFI分配。

优选的，所述步骤S3包括：

S311.根据所述函数参数计算流水线划分后所有可能得到的模块的参数；

S312.根据所述模块的参数以及优化目标和约束条件构建混合整数线性规划模型；

S313.求解所述混合整数线性规划模型得到一维非负整数数组以及二维布尔值数组；

所述一维非负整数数组第n位为零表示将第n个函数以及与其连接的第n+1个函数划分到同一模块；第n位非零表示第n个函数所在模块的并行度；

所述二维布尔值数组结合所述述一维非负整数数组表示各模块对应的电压频率值。

优选的，所述步骤S3中，根据启发式算法，结合所述函数参数以及优化目标和约束条件，确定流水线模块划分、模块并行程度以及VFI分配。

优选的，所述步骤S3包括：