[发明专利]IE型沟槽栅极IGBT

说明书

背景技术

本发明涉及诸如在与沟槽栅极垂直的方向中具有有源晶元和无源晶元共存的IE(增注)型沟槽栅极IGBT(绝缘栅极双极型晶体管)之类的功率半导体器件(或半导体集成电路器件)中的器件结构技术。

JP-A-11-345969公开了在IE型沟槽栅极IGBT中的沟槽栅极的方向中交替地均匀排放有源晶元区域和空晶元区域的技术。

JP-A-10-326897或与之对应的第6180966号美国专利公开了在沟槽栅极IGBT中使得主晶元的沟槽侧壁与当前检测晶元的表面方向相同以由此使得两个晶元的特性相同的技术。

JP-A-2007-194660公开了在IE型沟槽栅极IGBT中调整主区域与当前检测区域中的有源晶元和浮动晶元的宽度的比率以由此使得两个区域中的饱和电流特性相同的技术。

发明内容

作为用于进一步增强具有有源晶元的宽度比无源晶元的宽度更窄的窄有源晶元IE型沟槽栅极IGBT的性能的方法，有效的是缩减(shrink)晶元从而增强IE效应。但是当简单地缩减晶元时，由于增加的栅极电容而降低了切换速度。

为了解决以上问题而做出本发明。

本发明的一个目的在于提供一种功率半导体器件。

本发明的以上以及其他目的和新颖特征将根据结合附图所做出的本说明书的以下描述变得明显。

下文简要地描述说明书中公开的本发明的代表性方面的概述。

也就是说，根据本发明的一个方面，IE型沟槽栅极IGBT晶元形成区域基本上包括具有线性有源晶元区域的第一线性单元晶元区域、具有线性孔集电极区域的第二线性单元晶元区域以及布置在该第一线性单元晶元区域和该第二线性单元晶元区域的线性无源晶元区域。

如下简要地描述在说明书中公开的本发明的代表性的方面所获得的效果。

也就是说，由于IE型沟槽栅极IGBT晶元形成区域基本上包括具有线性有源晶元区域的第一线性单元晶元区域、具有线性孔集电极区域的线性无源晶元区域的第二线性单元晶元区域以及布置在该第一线性单元晶元区域和该第二线性单元晶元区域，所以可以防止由IE效果导致的切换速度的降低。

本发明的以上以及其他目的和新颖特征将根据结合附图所做出的实施方式的以下描述变得明显。

附图说明

图1为了描述根据本发明的一个实施方式的概述，示意性图示了IE型沟槽栅极IGBT器件芯片的晶元区域的布局及其周界的顶视图；

图2是沿图1的晶元区域末端切割区域R1的线X-X’取得的器件的横截面图；

图3是图示了根据本发明的实施方式的图1中示出的线性单元晶元区域和它的周界R5的放大顶视图；

图4是图示了根据本发明的实施方式的IE型沟槽栅极IGBT器件芯片的整体的顶视图(实质上对应于图1但是更接近于更加具体的形状)；

图5是图示了图4中所示的晶元区域自顶向下切割区域R4的放大平面图；

图6是沿图5中的线A-A’取得的器件的横截面图；

图7是沿图5中的线B-B’取得的器件的横截面图；

图8是沿图5中的线C-C’取得的器件的横截面图；

图9是为了描述根据本发明的实施方式1的器件结构的制造方法，在制造工艺(孔障碍区域引入工艺)中与图6的第一线性单元晶元区域相对应的器件的横截面图；

图10是为了描述根据本发明的实施方式1的器件结构的制造方法，在制造工艺(P型浮动区域引入工艺)中与图6的第一线性单元晶元区域相对应的器件的横截面图；

图11是为了描述根据本发明的实施方式1的器件结构的制造方法，在制造工艺(沟槽加工硬掩模层形成工艺)中与图6的第一线性单元晶元区域相对应的器件的横截面图；

图12是为了描述根据本发明的实施方式1的器件结构的制造方法，在制造工艺(沟槽硬掩模加工工艺)中与图6的第一线性单元晶元区域相对应的器件的横截面图；

图13是为了描述根据本发明的实施方式1的器件结构的制造方法，在制造工艺(沟槽硬掩模加工抗蚀涂层去除工艺)中与图6的第一线性单元晶元区域相对应的器件的横截面图；

图14是为了描述根据本发明的实施方式1的器件结构的制造方法，在制造工艺(沟槽加工工艺)中与图6的第一线性单元晶元区域相对应的器件的横截面图；

图15是为了描述根据本发明的实施方式1的器件结构的制造方法，在制造工艺(沟槽加工硬掩膜去除工艺)中与图6的第一线性单元晶元区域相对应的器件的横截面图；