[发明专利]半导体器件的形成方法

说明书

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体器件的形成方法。

背景技术

随着半导体器件的元件密度和集成度的提高，晶体管的栅极尺寸也越来越短，而晶体管的栅极尺寸变短会使晶体管产生短沟道效应，进而产生漏电流，最终影响半导体器件的电学性能。

为了克服晶体管的短沟道效应，抑制漏电流，三维晶体管技术得到了发展，例如纳米管场效应管（Nanotube FET）和鳍式场效应管（Fin FET）。所述三维晶体管能够在减小晶体管尺寸的同时，克服短沟道效应，抑制漏电流。图1至图5是现有技术形成纳米管场效应管的过程的剖面结构示意图。

请参考图1，提供半导体衬底100，所述半导体衬底100为绝缘体上硅（SOI）衬底，所述半导体衬底100包括：基底110、位于基底110表面的绝缘层111、以及位于绝缘层111表面的硅层112。

请参考图2，在所述硅层112和绝缘层111内形成暴露出基底110的若干平行排列的开口102。

请参考图3和图4，图4是图3在AA’方向上的剖面示意图，去除相邻开口102（如图2所示）之间的绝缘层111（如图2所示），形成悬空于基底110上方的纳米管112a，且所述纳米线112a两端由未形成开口102的硅层112（如图4所示）支撑。

请参考图5，在去除相邻开口102（如图2所示）之间的绝缘层111（如图2所示）之后，进行热退火，使所述纳米管112a的剖面为圆形。

在形成纳米管后，在所述纳米管112a表面形成栅介质层（未示出），在所述栅介质层表面形成栅电极层（未示出）；以所述栅电极层为掩膜，在所述纳米线两端的硅层112（如图4所示）内进行离子注入形成源区和漏区（未示出）。

然而，现有技术所形成的纳米管场效应管的尺寸较大，且难精确控制，不利于半导体器件的集成。

更多纳米管晶体管的相关资料请参考公开号为US2011/0133162的美国专利文件。

发明内容

本发明解决的问题是提供一种半导体器件的形成方法，简化纳米管场效应管的形成工艺，且使所形成的纳米管场效应管的尺寸更精确易控。

为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供半导体衬底，所述半导体衬底表面具有第一介质层，所述第一介质层表面具有本征层，所述本征层内具有若干相互平行、且暴露出第一介质层的沟槽；在所述沟槽内形成第二介质层，所述第二介质层的表面等于或高于所述本征层表面；对位于相邻第二介质层之间的本征层进行离子注入，在所述本征层内形成掺杂层，所注入的离子包括与所述本征层材料对应的半导体离子，所述离子注入的方向朝所述本征层与第二介质层相接触的两侧侧壁倾斜，位于相邻第二介质层之间、且由所述掺杂层所覆盖的剩余的本征层形成纳米管，所述纳米管的剖面呈三角形，所述三角形的顶角向所述掺杂层表面延伸；去除所述掺杂层；在去除所述掺杂层之后，去除所述第二介质层。

可选的，所述离子注入工艺的参数包括：离子注入的方向相对于本征层表面的角度为15度~60度，离子注入剂量为1e15~2e16，注入能量为5千电子伏特~100千电子伏特。

可选的，当所述半导体离子与所述本征层的材料相同时，所形成的掺杂层为非晶态。

可选的，所述本征层的材料为单晶硅、多晶硅、单晶锗或多晶锗；当所述本征层的材料为单晶硅或多晶硅时，所注入的离子包括硅离子；当所述本征层的材料为单晶锗或多晶锗时，所注入的离子包括锗离子。

可选的，所述去除掺杂层的工艺为干法刻蚀工艺，所述干法刻蚀工艺刻蚀本征层相对于刻蚀掺杂层的刻蚀速率选择比为1:3~1:10。

可选的，所述干法刻蚀工艺为等离子体干法刻蚀工艺，工艺参数包括：刻蚀气体包括CF₄、CHF和Ar的混合气体，CF₄和O₂的混合气体，或SF₆和O₂的混合气体，离子温度为20eV~100eV。

可选的，对所述本征层注入的离子还包括：疝离子、铟离子或氩离子。

可选的，当所述半导体离子与所述本征层的材料不同时，还包括：在所述离子注入工艺之后，去除掺杂层之前，进行第一次热退火，使所述掺杂层成为单晶态或多晶态。