[发明专利]外基区下具有低电阻屏蔽层的双极晶体管及其制备方法

说明书

技术领域

本发明涉及一种外基区下具有低电阻屏蔽层的双极晶体管及其制备方法。

背景技术

双极晶体管的基极电阻R_B和集电极-基极电容C_BC一直是制约器件高频性能进一步提高的主要寄生参数，其对器件高频性能指标的影响可用如下简化的表达式描述。

fmax=fT8πRBCBC]]>

其中，f_T和f_max分别表示器件的截止频率和最高振荡频率。

此外，R_B还是双极晶体管热噪声的主要来源。因此，为了提高器件的高频性能和改善器件的噪声性能，减小R_B和C_BC一直是双极晶体管器件与工艺优化的重要任务。其中为了减小C_BC，一方面，器件的外基区的主要部分一般都置于局部介质区(例如场氧化层)上以减小外基区与集电区的寄生耦合电容，另一方面，当前高性能的Si双极晶体管和SiGe异质结双极晶体管工艺已普遍采用了所谓的选择性注入集电区(SIC)技术，即通过光刻掩蔽离子注入的方法提高发射区窗口下面的局部集电区外延层中的杂质浓度，在提高f_T的同时仍能将总体的集电极-基极电容C_BC保持在较低的数值，从而达到综合优化f_T和f_max等高频性能指标的目的。

但现有产品在外基区与集电区间有寄生电容耦合，从而无法进一步地减小C_BC。

发明内容

为了克服上述的缺陷，本发明提供一种屏蔽外基区与集电区间寄生电容耦合的外基区下具有低电阻屏蔽层的双极晶体管制备方法。

为达到上述目的，一方面，本发明提供一种外基区下具有低电阻屏蔽层的双极晶体管，所述晶体管包括第一导电类型的硅外延层，位于所述硅外延层内的局部氧化区和第一导电类型选择注入集电区，位于所述硅外延层和所述局部氧化区上方的屏蔽结构、Si/SiGe/Si单晶外基区和本征基区Si/SiGe/Si外延层，位于本征基区Si/SiGe/Si外延层上的第一导电类型重掺杂多晶硅发射区，位于本征基区Si/SiGe/Si外延层内且对应所述多晶硅发射区的第一导电类型重掺杂单晶发射区，位于所述屏蔽结构上的Si/SiGe/Si多晶外基区，连接所述多晶硅发射区的发射极金属电极，以及连接所述Si/SiGe/Si多晶外基区的基极金属电极；所述屏蔽结构包括屏蔽层和位于所述屏蔽层上下两侧的氧化硅层。

另一方面，本发明提供一种外基区下具有低电阻屏蔽层的双极晶体管制备方法，其特征在于，所述方法包括下述步骤：

2.1在衬底上制备第一导电类型的硅外延层，在硅外延层中的部分区域内形成局部氧化区12，形成局部氧化区12后剩余的硅外延层区域成为硅集电区10；

2.2在所得结构上淀积第一氧化硅层14，在所述第一氧化硅层14上制备低电阻屏蔽层16；所述屏蔽层16为利用淀积或溅射方法形成的低电阻金属层，或者为低电阻重掺杂多晶硅层，该屏蔽层的薄层电阻小于30欧姆/方；

2.3光刻、刻蚀低电阻屏蔽层16的中间部分，刻蚀停止在第一氧化硅层14上面，形成第一窗口18；

2.4在所得结构上淀积第二氧化硅层20；

2.5光刻、刻蚀去除第二氧化硅层20和第一氧化硅层14的中间部分，在第一窗口18内部形成第二窗口22；刻蚀停止在硅集电区10上面；利用一次或者多次光刻掩蔽的离子注入在硅集电区10内形成第一导电类型的选择注入集电区23；

2.6在第二窗口22底部露出的硅集电区10表面上生长本征基区Si/SiGe/Si外延层24，同时在第一氧化硅层14露出的侧壁、以及第二氧化硅层20的侧壁和表面上淀积Si/SiGe/Si多晶层26；

2.7在所得结构上淀积发射区窗口介质层28；