[发明专利]数字信号处理器中用于信号处理的系统和方法

说明书

本发明要求2012年4月20日递交的发明名称为“数字信号处理器中用于信号处理的系统和方法(System and Method for Signal Processing in Digital Signal Processors)”的第13/452690号美国非临时专利申请案的在先申请优先权，该在先申请的内容以引用的方式并入本文本中。

技术领域

本发明大体涉及一种用于数字计算的系统和方法，尤其涉及一种在数字信号处理器或硬件加速器等系统中用于构造浮点复合乘加单元的系统和方法。

背景技术

加法器和乘法器是在微处理器、数字信号处理器(“DSP”)、算术逻辑单元(“ALU”)、硬件加速器(“HAC”)等数字处理器中执行基本数值运算的逻辑单元。此类设备的整体性能通常依赖于其构成逻辑元件的速度和能量效率。通常需要加法器、乘法器和其它逻辑元素来执行浮点计算，这在本质上增加了它们的复杂度。微处理器、DSP等的成本与实施形成它们的逻辑元素所需的硅区域基本上成比例。因此，加法器、乘法器等的设计是为最终产品提供有竞争性设计的一项重要考虑因素，而且任何效率提升和实施所需的硅区域的缩减可对市场接受产生重大影响。

在不产生不必要成本的情况下，提升性能和缩减实施ALU、HAC等所需的硅区域的能力将会满足重要市场需求。

发明内容

技术优点大体上由本发明的实施例来实现，本发明的实施例提供一种根据第一复合被乘数、第二复合被乘数和复合被加数计算浮点复合乘加过程产生的实部和虚部的系统和方法。

根据示例实施例，提供一种用于浮点复合乘加的数字计算的方法和相关装置。所述方法包括接收输入被加数、第一积和第二积。所述输入被加数、所述第一积和所述第二积分别具有一个尾数和一个阶码。所述方法包括将所述输入被加数、所述第一积和所述第二积中具有较小阶码的两个的尾数移位以与所述输入被加数、所述第一积和所述第二积中具有最大阶码的那个的尾数一起对齐，以及将所述对齐的输入被加数、所述对齐的第一积和所述对齐的第二积相加。

附图说明

为了更完整地理解本发明及其优点，现在参考以下结合附图进行的描述，其中：

图1和图2示出了根据实施例的合计项的尾数的对齐和截断的图形表示；

图3示出了根据实施例的复合浮点乘加单元的方框图，所述复合浮点乘加单元用于计算复数A＝B+C×D的虚部；

图4示出了根据实施例的复合浮点乘加单元的方框图，所述复合浮点乘加单元用于计算复数A＝B+C×D的实部；

图5示出了根据实施例的处理系统的元件的框图，所述处理系统可用于执行上文所述的一个或多个方法；以及

图6a和6b示出了根据实施例的通信系统的基带信令过程的方框图。

具体实施方式

下文将详细论述当前优选实施例的制作和使用。然而，应了解，本发明提供可在各种具体上下文中体现的许多适用的发明性概念。所论述的具体实施例仅仅说明用以实施和使用本发明的具体方式，而不限制本发明的范围。

执行浮点(“FLP”)复合乘加(“CMAD”)运算的设备执行图形处理系统、雷达系统和通信系统等数字系统的信号处理中最常用的运算之一。加速和提升CMAD运算的能量效率可大幅度提升DSP或其它数字设备的性能。

复数的算术运算甚至提出更多挑战。通常在各项的实部和虚部上分别执行此类复数运算。必须执行大量处理，这为其实施消耗大量硅区域并需要大量时间用于其执行。

如本文所介绍，数字处理单元的实施例在DSP、硬件加速器等中为浮点复合乘加过程实施快速算法。

在实施例中，对复数执行算术运算所需的延迟和能量减少。输入数据和中间计算结果的特征用于产生能够有效执行浮点复合乘加运算的DSP或其它算术设备。

浮点复合乘加单元执行等式

A＝B+C×D

其中项A、B、C和D是浮点复数，其中的每个成分通常以具有符号比特、阶码比特和尾数比特的数字浮点格式表示。项B是被加数，项C和D分别是第一和第二被乘数。项A是复合浮点乘加结果。应注意，作为复数的实例，还可以根据本发明实施例中论述的复数运算处理实数。

根据本发明实施例，没有必要使用标准浮点加法运算和之后的标准浮点乘法运算来实施浮点CMAD运算。以通信系统为例，可简化CMAD计算以满足基带应用的精度要求，例如旨在长期演进(“LTE”)、通用移动通讯系统(“UMTS”)和全球移动通信系统(“GSM”)蜂窝规范下运行的通信系统中采用的CMAD计算。