[发明专利]使用非易失性存储器的多频闪读取来获得状态置信度数据的方法和系统

说明书

背景技术

随着存储器件中的存储单元尺寸缩小至较小的尺寸，数据存储的完整性受到挑战。特别地，诸如NAND闪速存储器之类的非易失性存储器件中的原始位出错率已被观察到随着减小的存储单元尺寸而增加。NAND技术依赖于纠错码（ECC）过程来补偿在正常器件操作期间可自发地出故障的位。

为了实现可容忍位出错率，通常在系统层级采用纠错引擎。在新生代的NAND产品中已采用的最常见ECC使用所谓的BCH代码（缩写是从发明人的姓名Bose、Ray-Chaudhuri和Hocquenghem导出的）。然而，BCH代码可能不能输送在其中存储单元尺寸较小的后代NAND产品中可要求的纠错能力。

另一方面，诸如低密度奇偶校验（LDPC）之类的错误代码提供更大的能力，但是要求NAND存储器以与常规用户数据不同的方式提供数据。不同于BCH方法，LDPC代码涉及到除每个位值之外还提供所谓的状态置信度数据，其是提供位的可靠性的估计的数据。LDPC相比于BCH能够提供显著地修正能力增益，因为解码器能够确定哪些位更有可能翻转且可以在其修正算法中使用此信息。然而，缺少用于在不过度地影响性能的情况下从存储器生成状态置信度数据的高效方法。

相应地，可能需要改善的技术和设备以解决这些及其他问题。

附图说明

图1描述了系统实施例的框图。

图2描述了另一系统实施例的框图。

图3图示出存储器性质的示例。

图4描述了示例性系统布置的操作。

图5描述了存储器性质的另一示例。

图6描述了用于读取图5的存储器的示例性系统。

图7a描述了多级存储器中数据存储的示例。

图7b描述了用于读取图7a的多级存储器的情形。

图8描述了用于读取存储器的示例性系统的操作。

图9呈现示例性第一逻辑流程。

图10呈现示例性第二逻辑流程。

图11是示例性系统实施例的图。

具体实施方式

各种实施例涉及到用以读取数据的新型系统、设备以及方法。特别地，本实施例的方法和设备可处理存储数据以确定数据错误的可能性。各种实施例针对状态置信度数据的生成和该数据的处理，使得可应用更准确且高效的纠错。特别地，实施例针对执行读操作的方法，其涉及到存储器的多重感测以便以高效且及时的方式生成状态置信度数据。除非另外说明，术语“状态置信度数据”和“状态置信度信息”是可互换的，并且术语“置信度”和“状态置信度”另外可互换地使用。

在各种实施例中，可将要修正的数据存储在非易失性存储器阵列中，诸如NAND闪速存储器、相变存储器（PCM）、自旋存储器；具有开关的相变存储器（PCMS）、磁阻随机存取存储器（MRAM）、自旋存储器、纳米线存储器、铁电晶体管随机存取存储器（FeTRAM）或可能期望从其提取关于存储在存储器中的信息的状态置信度数据的其他存储器。

在诸如NAND闪速存储器之类的非易失性存储器中，使用浮栅晶体管来存储电荷，其控制开启控制给定存储器存储单元的浮栅晶体管所需的阈值电压（V_T）。用于给定存储器存储单元的V_T水平又用来确定该存储器存储单元的逻辑状态。在NAND闪速架构中，存储器阵列被连接到字线和位线，多个晶体管被串联地连接在其中。只有当所有字线都被拉高（在晶体管的V_T以上）时，位线才被拉低。为了执行读操作，大部分字线被上拉至已编程位的V_T以上，而一个被上拉至刚好超过被擦掉位的V_T之上。如果所选位未被编程，则该串行组将进行传导（并将位线拉低）。

随着NAND闪存的存储器尺寸增加，相邻存储单元之间的间隔减小且错误生成的可能性增加，如所述。为了解决此问题，各种实施例提供了读取NAND器件的改善方法，使得能够更准确地且高效地确定存储器存储单元的逻辑状态。特别地，如下面详述的，本实施例提供了用于高效地管理数据读操作的新型程序，其导致对存储器存储单元执行多重感测操作，以生成可用来根据诸如LDPC之类的先进技术而执行纠错的状态置信度信息。