[发明专利]高速串行外围接口内存子系统及其形成方法、电子装置

说明书

技术领域

本发明涉及高速串行外围接口内存子系统。

背景技术

电视机、数字相机、手机、媒体内容播放机、平板计算机等消费性电子产品，是为了满足消费者对日用电子设备的实质需求而予以设计、制造并且行销。数据存储组件在此类装置的运作上扮演重要角色。数据存储组件可包括RAM、PSRAM、ROM、快闪内存等。

快闪内存是可用电气方式予以抹除及再程式化的非易失性计算机内存。快闪内存主要是用在记忆卡和USB快闪驱动器中，目的是在计算机与其它数字产品之间进行一般数据存储和传输。快闪内存是一种以大区块抹除及程式化的特定类型电子可抹除可程式化唯读内存(EEPROM)。示例应用包括用于个人数字助理器(PDA)、膝上型计算机、数字播音器、数字相机及行动电话的数据存储。其它应用包括游戏机，其中可将快闪内存而非其它类型EEPROM或电池供电式SRAM用于游戏存储数据。

PSRAM属于动态RAM，内建复新(refresh)和位址控制电路，使其行为类似于静态RAM(SRAM)。其将高密度DRAM与真实SRAM的易用性结合起来。PSRAM是用于Apple iPhone TM及其它嵌入式系统内。

在其中内存子系统同时包括易失性(例如RAM)及非易失性(例如快闪内存)内存组件的电子应用中，内存组件可共用相同的汇流排或使用分离汇流排。由于要处理器在相同的汇流排上管理不同速度的内存组件会有困难，共用相同汇流排的内存必需具有相同的接脚输出及通量效能(throughput performance)。汇流排共用内存子系统的一个实施例是含并列型NOR快闪内存(非易失性)及PSRAM(易失性)内存的内存子系统。在使用分离汇流排的内存子系统中，处理器可独立管理每一个内存组件而无汇流排竞争。然而，独立汇流排系统对于易失性及非易失性内存组件两者的分离迹线都必须支援。应领会的是，独立汇流排子系统针对高通量效能予以最佳化，并且较不注重成本(此类内存包括并列型NOR快闪内存及动态RAM内存)。相比之下，汇流排共用系统节省与减少迹线数量直接有关的成本，此为其特征。

现有特征在于并列型NOR快闪内存/PSRAM基本架构的汇流排共用子系统，可需要40或更多条迹线，以便匹配由内存接口提供的数据、位址、及控制线。降低含并列型NOR快闪内存和PSRAM组件的封装的组件成本是通过使用较小封装及/或缩减晶粒(这些电路形成于其上)的尺寸予以达成。然而，封装尺寸缩减受限于晶粒作用所需的接垫，原因是晶粒尺寸无法缩减超过容纳所需接垫所必要的尺寸。同样地，所需迹线数量限制可缩减的封装尺寸。因此，虽然现有的并列型NOR快闪内存/PSRAM内存相较于独立汇流排系统减少了迹线，为了符合对于缩减封装尺寸且更节省成本的持续性需求，所需的显着额外缩减仍前景受到限制。

发明内容

由于所需的晶粒尺寸，现有的并列型NOR快闪内存/PSRAM内存封装，对于需用以符合封装尺寸减小和成本更节省的持续性需求方面，尺寸缩减的前景有限。提供的是一种内存子系统，其具有比现有晶粒所需更小的串行外围接口(SPI)，而有助于对付这些缺点。然而，所声称的具体实施例不受限于对付这些缺点的实现。内存子系统包括串行外围接口(SPI)双倍数据速率(DDR)易失性内存组件、串行外围接口(SPI)双倍数据速率(DDR)非易失性内存组件以及串行外围接口(SPI)双倍数据速率(DDR)接口。串行外围接口(SPI)双倍数据速率(DDR)接口存取串行外围接口(SPI)双倍数据速率(DDR)易失性内存组件及串行外围接口(SPI)双倍数据速率(DDR)非易失性内存组件，其中数据是在时脉信号的前缘和降缘上存取。

附图说明

本发明连同其进一步优点可配合附图参照底下说明得到最佳理解，其中：

图1表示根据一具体实施例的含高速串行外围接口(SPI)内存子系统的电子装置。

图2表示根据一具体实施例的SPI内存子系统。

图3描述现有行动基带的结构化组成相较于根据示例性具体实施例所结构化行动基带的差异。

图4表示一连串简图，其描述现有NOR多晶片封装相较于根据示例性具体实施例所提供多晶片封装的面积与接脚数差异。

图5表示根据一具体实施例用于形成SPI内存子系统的方法中所进行步骤的流程图。

应注意的是，相称的参考元件符号在图示系指相称的元件。

具体实施方式