[发明专利]用于硬掩模的组合物、利用其形成图案的方法以及包括所述图案的半导体集成电路装置

说明书

技术领域

公开了一种用于硬掩模(hardmask)的组合物、利用其形成图案的方法，以及包括所述图案的半导体集成电路装置。

背景技术

在例如制造微观结构(例如，微型机械、磁阻头等)以及微电子的工业领域中，需要通过减小图案大小，在提供的芯片大小中提供超过预期的多个电路。

有效的光刻技术对于实现结构形状大小的减小是必不可少的。考虑到在预定基底上直接显现图案和提供掩模通常用于显现(imagification)的掩模，光刻影响着制作微观结构。

典型的光刻工艺涉及以下过程。首先，将辐射敏感抗蚀剂暴露在图案化方法(patternwise method)中，以形成图案化的抗蚀剂层。接着，利用显影溶液显影所述暴露的抗蚀剂层。然后，蚀刻存在于图案化的抗蚀剂层的开口中的物质，以将图案转移至底层材料。在转移完成后，去除所述抗蚀剂层的其余部分。

然而，在一些光刻显现过程中，使用的抗蚀剂不为随后的蚀刻步骤提供足够的抗性，使得预定的图案不能有效地转移到背面的层上。因此，例如，当需要一种超薄抗蚀剂层时，下层，称为硬掩模层，被用作所述抗蚀剂层和所述底层材料之间的中间层，在要蚀刻的底层材料较厚的情况下；在需要相当大的蚀刻深度的情况下；和/或在需要一定蚀刻剂用于预定的底层材料的情况下，可能从要图案化的图案化抗蚀剂转移。

所述硬掩模层接收来自图案化的抗蚀剂层的图案，并应该耐受将图案转移至底层材料所需的蚀刻过程。

光刻技术需要硬掩模层，其利用具有蚀刻选择性和对多蚀刻(multietching)有足够抗性的硬掩模的组合物，也能够将抗蚀剂层和底层之间的反射率减到最小。利用这种硬掩模组合物的图案可具有改善的光学性能。

发明内容

技术问题

一个实施方式提供了一种具有优异的耐蚀刻性和抗反射性的用于硬掩模的组合物。

另一个实施方式提供了一种利用所述用于硬掩模的组合物形成图案的方法。

又一个实施方式提供了包括通过形成图案的方法形成的图案的半导体集成电路装置。

技术方案

根据一个实施方式，提供了一种用于硬掩模的组合物，包括含有以下化学式1和2表示的重复单元的共聚物和溶剂。

[化学式1]

[化学式2]

在化学式1和2中，

R¹是取代的或未取代的C1至C20亚烷基，取代的或未取代的C2至C20亚烯基，取代的或未取代的C2至C20亚炔基，或取代的或未取代的C6至C30亚芳基，

R²至R⁴、R⁵至R¹⁴、R¹⁸和R¹⁹独立地为氢、羟基、氨基、硫醇基、取代的或未取代的C1至C20烷基、取代的或未取代的C2至C20烯基、取代的或未取代的C2至C20炔基、取代的或未取代的C1至C20烷氧基、取代的或未取代的C3至C20环烷基、取代的或未取代的C3至C20环烯基、取代的或未取代的C3至C20环炔基、取代的或未取代的C2至C20杂环烷基、取代的或未取代的C2至C20杂环烯基、取代的或未取代的C2至C20杂环炔基，或取代的或未取代的C6至C30芳基，条件是R⁵至R¹⁴中至少一个是羟基、氨基，或硫醇基，以及，R¹⁸和R¹⁹包括至少一个羟基，

R¹⁵和R¹⁶独立地为取代的或未取代的C6至C30亚芳基，

R²⁰至R²⁵独立地为取代的或未取代的C1至C20亚烷基，取代的或未取代的C2至C20亚烯基，取代的或未取代的C2至C20亚炔基，或取代的或未取代的C6至C30亚芳基，

n²至n⁴独立地为0≤n²≤2、0≤n³≤3和0≤n⁴≤4，

n⁵至n⁶是范围从1到10的整数，

n⁷至n¹⁰是范围从0到10的整数，

x+y＝1，0≤x≤1，且0≤y≤1，

n和m独立地为范围从1到200的整数，且