[发明专利]双模式功率放大器控制接口

权利要求书

1.一种数字控制接口，包括：

电压输入/输出(VIO)引脚，被配置为接收VIO信号；

前端核心，被配置为提供串行接口，在VIO信号满足第一逻辑电平时该前端核心处于活动状态，而在VIO信号满足第二逻辑电平时处于非活动状态，所述数字控制接口被配置为在前端核心被设置为非活动状态时提供通用目的输入/输出(GPIO)接口；

组合逻辑块，被配置为向使能电平移位器提供使能信号并向模式电平移位器提供模式信号；

时钟/模式引脚，被配置为在前端核心被设置为活动状态时向该前端核心提供时钟信号并在前端核心被设置为非活动状态时向组合逻辑块提供模式信号；

数据/使能引脚，被配置为在前端核心被设置为活动状态时向该前端核心提供数据信号并在前端核心被配置为非活动状态时向组合逻辑块提供使能信号；

上电重置块，被配置为基于VIO信号来选择分别向使能电平移位器和模式电平移位器提供的使能信号和模式信号的源。

2.如权利要求1所述的数字控制接口，其中，所述数据/使能引脚还被配置为在前端核心被设置为活动状态时向前端核心提供地址信号，该地址信号与前端核心的寄存器关联。

3.如权利要求1所述的数字控制接口，还包括多个寄存器电平移位器，该多个寄存器电平移位器中的每个寄存器电平移位器被配置为从前端核心接收寄存器信号并输出寄存器信号，由此使得功率放大器能够基于该寄存器信号来配置，该寄存器信号与和前端核心关联的多个寄存器的一个中所存储的值关联。

4.如权利要求3所述的数字控制接口，其中，所述至少一个寄存器电平移位器还被配置为在重置状态下接收默认信号。

5.如权利要求4所述的数字控制接口，其中，所述上电重置块还被配置为将至少一个寄存器电平移位器置于重置状态。

6.如权利要求1所述的数字控制接口，其中，所述前端核心包括射频前端(RFFE)核心。

7.如权利要求1所述的数字控制接口，还包括：

在数据/使能引脚和前端核心的输出端口之间连接的第一缓冲器，该第一缓冲器被配置为能从前端核心读取数据；以及

在数据/使能引脚和前端核心的输入端口之间连接的第二缓冲器，该第二缓冲器被配置为能向前端核心提供数据。

8.如权利要求7所述的数字控制接口，其中，所述第一缓冲器和第二缓冲器是三态缓冲器。

9.如权利要求7所述的数字控制接口，其中，在第一缓冲器和数据/使能引脚之间的连接以及第二缓冲器和数据/使能引脚之间的连接是共享的路径，并且该第一缓冲器和第二缓冲器还被配置为阻止数据流同时经过第一缓冲器和第二缓冲器。

10.如权利要求1所述的数字控制接口，其中，所述上电重置块还被配置为向前端核心提供延迟的重置信号。

11.一种在包括前端核心和组合逻辑块的数字控制接口中提供多种控制接口的方法，该方法包括：

在数字控制接口的VIO输入接收VIO信号；

确定该VIO信号是否是逻辑高；

响应于确定VIO信号是逻辑高，通过从时钟输入到前端核心提供时钟信号、从数据输入到前端核心提供数据信号、并在组合逻辑块处选择分别输出到使能电平移位器和模式电平移位器的第一使能信号和第一模式信号，而将数字控制接口配置作为串行接口，该第一使能信号和第一模式信号由前端核心提供；以及

响应于确定VIO信号是逻辑低，通过从使能输入到组合逻辑块提供第二使能信号、从模式输入到组合逻辑块提供第二模式信号、并在组合逻辑块处选择输出到使能电平移位器和模式电平移位器的第二使能信号和第二模式信号，而将数字控制接口配置作为通用目的输入/输出(GPIO)接口。

12.如权利要求11所述的方法，还包括响应于确定VIO信号是逻辑高而将前端核心从重置状态重新配置为活动状态。

13.如权利要求12所述的方法，其中，将前端核心从重置状态重新配置为活动状态包括将前端核心的一组内部寄存器设置为默认值。

14.如权利要求13所述的方法，其中，来自该组内部寄存器中的至少一个寄存器被配置为与来自该组内部寄存器的至少另一寄存器不同的默认值。