[发明专利]用于动态读取的清除技术

说明书

技术领域

本申请大体涉及非易失性闪存系统的操作，更具体地，涉及刷新(refresh)和校正其中、特别是具有大的存储器单元块的存储器系统中存储的数据。

背景技术

存在现今正使用的特别是小型规模卡形式的许多商业上成功的非易失性存储器，它们采用在一个或多个集成电路芯片上形成的快闪EEPROM(电可擦除可编程只读存储器)的阵列。通常但是不是必须在单独的集成电路芯片上的存储器控制器与该卡可移除地连接到的主机相接口并且控制该卡内的存储器阵列的操作。这样的控制器通常包括微处理器、一些非易失性只读存储器(ROM)、易失性随机存取存储器(RAM)和诸如在数据的编程和读取期间在数据经过控制器时从该数据计算错误校正码(ECC)的电力的一个或多个专用电路。一些商业上可获得的的卡是CompactFlashTM(CF)卡、多媒体卡(MMC)、安全数字(SD)卡、智能媒体卡、人员标签(personnel tag,P-Tag)和记忆棒卡。主机包括个人计算机、笔记本计算机、个人数字助理(PDA)、各种数据通信设备、数字相机、蜂窝电话、便携式音频播放器、车载音响系统以及类似类型的设备。除了存储卡实现方式之外，可替换地，此类型的存储器可以嵌入到各种类型的主机系统中。

两种常用的存储器单元阵列架构已经发现了商业应用，NOR和NAND。在通常的NOR阵列中，存储器单元连接在相邻位线源和在列方向延伸的漏极扩散之间，控制栅极连接到沿着单元的行延伸的字线。存储器单元包括至少一个位于源极和漏极区域之间的单元的至少一部分上的存储组件。存储组件上的电荷的被编程水平因此控制单元的操作特性，然后可以通过向被寻址的存储器单元施加适当的电压来读取单元。这样的单元、其在存储器系统中的使用以及其制造方法的例子在美国专利申请第5,070,032、5,095,344、5,315,541、5,343,063和5,661,053、5,313,421和6,222,762号中给出。

NAND阵列利用与在各个位线和参考电势之间的一个或多个选择向晶体管连接的多于两个的、比如16个或32个存储器单元的系列串以形成单元的列。字线跨过大量的这些列内的单元而延伸。在编程期间通过致使串中的其余单元硬导通(turn on hard)而使得流经串的电流依赖于被寻址的单元中存储的电荷水平而读取和验证列内的各个单元。在美国专利第5,570,315、5,774,397、6,046,935和6,522,580号中找到作为存储器系统的部分的NAND架构阵列及其操作的例子。

如在以上参考的专利中讨论的，当前的快闪EEPROM阵列的电荷存储组件最常见是通常由导电掺杂的多晶硅材料形成的导电的浮置栅极。在快闪EEPROM系统中有用的可替换类型的存储器单元利用不导电的介电材料来代替导电浮置栅极以按非易失性的方式存储电荷。由氧化硅、氮化硅和氧化硅(ONO)形成的三层电介质夹在导电控制栅极与存储器单元信道上方的半导电基板的表面之间。通过将电子自单元信道注入至氮化物中而编程该单元，由此电子被俘获并存储在有限的区域中，且通过将热电子注入至氮化物中而擦除单位。第2003/0109093号美国公开专利申请中描述了采用介电存储组件的若干特定单元结构和阵列。

如在大多数集成电路应用中那样，关于快闪EEPROM存储器单元阵列，也存在缩小实施某一集成电路功能所需的硅基板面积的压力。不断期望增加可存储在硅基板的给定面积中的数字数据量以便增加给定大小存储器卡和其它类型的封装的存储容量，或者既增加容量也减小大小。增加数据的存储密度的一种方式是每存储器单元和/或每存储单位或组件存储多于一位数据。这通过将存储组件电荷电平电压范围的窗划分成多于两个状态来达成。使用四个这样的状态允许每一单元存储两个数据位，使用八个状态允许每存储组件存储三个数据位，等等。第5,043,940和5,172,338号美国专利中描述了使用浮置栅极的多状态快闪EEPROM结构及其操作，且前述第10/280,352号美国申请中描述了使用介电浮置栅极的结构。出于各种原因，多状态存储器单元阵列的所选部分也可以按第5,930,167和6,456,528号美国专利中描述的方式按两种状态(二进制)来操作。